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- UID
- 765238
- 性别
- 男
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建立一个基本程序:
1)输入到芯片的时钟频率为clk_in=50MHz,经DCM_SP后为clk=21.2144MHz.
2)然后用这个21.2144MHz作为系统时钟,对一个0~15计数器进行计数.(程序见下面)
3)用XST综合,再添加时序约束. 此时问题来了-->
运行创建时序约束项后,在Clock Domains项中,被ISE认作为时钟的只能clk_in,而
真正的系统同步时钟clk未出现. 所以没有办法进行系统时钟周期的约束了.
A)程序部分
module top(
input rst,
input clk_in,
output [3:0] dout,
output thresh0
);
wire clk;
c_counter_4bit D1 (
.clk(clk),
.thresh0(thresh0),
.sclr(sclr),
.q(dout)
);
c_dcm D2 (
.CLKIN_IN(clk_in),
.RST_IN(rst), //have being a program =mcu_rst?
.CLKFX_OUT(clk), //50MHz
.CLKIN_IBUFG_OUT(), //had IBUFG
.CLK0_OUT(), //had BUFG
.LOCKED_OUT()
);
endmodule
B)截图部分
看到没有,真正的由DCM_SP输出的系统同步时钟clk未在Clock Domains中出现 |
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