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本帖最后由 sultan 于 2012-1-15 01:24 编辑
我用的是xilinx XC9500XL cpld xc95288xl，有几个问题想请教一下：
1、我将输出信号固定为0，为什么输出的还是高电平，输出不了低电平，只有no used那些管脚输出的是低电平。下面为verilog hdl代码，分配的管脚肯定是对的，我用输出时钟验证过。不管是赋1还是赋0，输出都是低电平。查看它的Technology Schematic，看上去又是对的，已经将信号接地了。量了一下该CPLD的地脚，也都是没有问题的。请问是为什么呢？
wire pld_js6_rc1 = 1'b1;
wire pld_js6_rc2 = 1'b1;
wire pld_js8_rc3 = 1'b0;
wire pld_js8_rc4 = 1'b0;
2、我将输入的时钟分频，输入的时钟频率为50MHz，分频有1、2、4、8、16、32、64，测量输出管脚的信号，1、2、4分频是对的，为什么8、16、32、64分频的信号是不对的，输出信号不稳定，一直在飘，频率大概都是25MHz左右。我另外用4分频之后的信号作时钟再做二分频，输出的信号为6.75MHz的信号，又是对的。感觉挺奇怪的，请问有谁知道是为什么吗？
下面为verilog hdl代码：
reg [10:0] counter;
[email=always@(posedge]always@(posedge[/email] clk)
begin
counter<= counter + 1'b1;
end
wire pld_js1_rc1 = clk ;
wire pld_js1_rc2 = counter[0] ;
wire pld_js1_rc3 = counter[1];
wire pld_js1_rc4 = counter[2];
wire pld_js2_rc1 = counter[3] ;
wire pld_js2_rc2 = counter[4] ;
wire pld_js2_rc3 = counter[5];
wire pld_js2_rc4 = counter[6];
3、下面为该CPLD的原理图
4、Xilinx的CPLD与FPGA的ISE流程应该是一样的吧？
希望不吝赐教！谢谢 |
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