在某些设计中，一些模块并非始终使用，但对于功耗影响却很大，此时这些方法非常有用。可以时钟周期为基础或者按多个时钟周期的组合开启或关闭可能有成千上万个负载的大型时钟域。
在电路板一级降低功耗
PCB设计师、机械工程师和系统架构师在电路板一级可以考虑通过几个方面来降低FPGA的功耗，FPGA的内核电压和结温对于功耗的不同方面都有很强的影响。
控制VCCINT内核电压是板级降低功耗的一种方法。源于泄漏的静态功耗以及动态功耗都高度依赖于FPGA的内核电压。因此，减少泄漏的一种方法就是将内核电压设置在接近额定值（1V）的地方，而不是工作在Virtex-5电压范围的高端（1.05V = +5%）。
采用现代开关稳压器，可以获得±1.5%的电压稳定度，而不是标准的±5%规格。保持内核电压在1V（而不是最大值1.05V），可将泄漏导致的静态功耗降低15%，同时动态功耗降低10%。
降低FPGA结温的一种简单明显的方法是利用散热更好的PCB或散热器。然后，FPGA设计人员只要能够降低功耗的改变都是值得鼓励的。在结温100℃左右时，15℃的温度降低可以将源于泄漏导致的静态功耗降低20%。
通过监控FPGA中的温度和电压也可以降低功耗。Virtex-5 FPGA中包含了一个称为System Monitor的模拟模块，可以监控外部和内部模拟电压以及芯片内部温度。System Monitor基于一个10位的A/D变换器，能够在-40℃至+125℃范围内提供准确可靠的测量结果。A/D变换器将片上传感器的输出数字化，可以利用它来监控多达17路外部模拟输入，从而监控系统性能与外部环境。模块内包括了可配置的阈值和告警电平，并且可以在可配置的寄存器内存储测量结果，因此可方便地接口到用户逻辑或微处理器。
此外，I/O功率成为在功耗和性能平衡过程中需要考虑的另一重要因素，通过更为优化的I/O选择可以进一步降低总体功耗。对于输出来说，驱动力量最大的标准所消费的功率也最大，因此功率随输出使能速率和跳变速率线性变化。然而，LVDS是个例外，因为它采用了独立于跳变速率的基于固定电流源。对于输入来说，参考标准消费功率也较大，因为它们需要实现差分接收器并且需要可选择的内部端接。两者都需要消费直流功率。
由于端接通常需要消费大量功率，因此使用时需谨慎考虑功率和性能的平衡。采用外部接口或不需要端接的方案会大大降低功耗。
总结
Xilinx公司一直致力于在ISE套件工具中集成功率优化技术，同时，还可以将ISE配置为功率优化综合引擎来自动定位源代码中的小阵列并将其综合进LUTRAM中。
最近，Xilinx公司还推出了一个优化布局器，能够将功能进行分组，从而最小化布线距离和容抗。称为PlanAhead的一组相关工具能够将逻辑资源分组并从物理上在FPGA内进行粗略的面积估算和位置定位，这样就可以减少电容并加快布线速度。
Xilinx预期FPGA的动态和静态功率将会继续面临挑战，所以将继续致力于优化FPGA的功率管理工具和设计方法，同时也将不断努力在芯片层面上解决功耗问题。 |
