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扇出晶圆级封装处理流程介绍

扇出晶圆级封装处理流程介绍

我们有能力创造一些能保持前代性能并且更好更小的电子设备,例如今天的可穿戴设备、智能手机或平板电脑,这是由于很多因素超过摩尔定律而快速发展,从而能够从底层的嵌入组件发展到今天把它们封装在一起。关于后者,扇出晶圆级封装(FOWLP)正在迅速成为新的芯片和晶圆级封装技术,并被预测会成为下一代紧凑型,高性能的电子设备的基础。

而用常规的倒装芯片WLP方案中I / O端子散布在芯片表面面积,从而限制了I / O连接的数目,FOWLP在一个环氧模制化合物(EMC)中嵌入每个裸片时,每个裸片间的空隙有一个额外的I/O连接点,这样I/O数会更高并且的对硅利用率也有所提高。再分布层(RDLs)由物理气相沉积(PVD)形成,并和随后的电镀以及微影图案,重新规划从裸片上的I /o链接到外围环氧树脂区域的路线。

扇出晶圆级封装处理流程介绍

FOWLP处理流程

利用FOWLP,具有成千上万I / O点的半导体器件可通过两到五微米间隔线实现无缝连接,从而使互连密度最大化,同时实现高带宽数据传输。去除基板显著节约了成本。

伴随FOWLP,如今我们才有能力在这些模片上嵌入一些异构设备包括基带处理器,射频收发器和电源管理IC,从而实现了最新一代的超薄可穿戴和移动无线设备。因为不间断的线和节约的空间,FOWLP有潜力适用于更高性能的设备,包括内存和应用处理器,FOWLP能够应用到新的市场,包括汽车和医疗应用甚至更多。

今天业内领先的FOWLP应用产商包括了Amkor, ASE, Freescale, NANIUM, STATS ChipPAC, 和台积电,台积电由于其广泛报道的与苹果公司生产iphone7的a10处理器的合同,成为最受注目的供应商 – 据说此部分归功于台积电成熟的基于FOWLP的inFO技术。

据研究公司YoleDéveloppement公司于2015年9月发布的名为“FO WLP Forecast update 09/2015”的报道,台积电发布的inFO格式有望把FOWLP的工业封装收益从2015年的$ 240M在2020年增至$ 2.4B。随着预期的54%复合年增长率,Yole预计FOWLP将成为半导体工业里发展最快的先进封装技术。

发热量低,高速处理

所有扇出晶圆以单裸片嵌入EMC为特征,旋转介质围绕着RDL。这些材料呈现一些独有的问题,包括吸湿性,过量放气和有限的耐热性。如果不妥善处理,在金属沉积阶段的污染会危及接触电阻。

而传统的硅电路可承受的热量高达400℃,可以在一分钟内进行脱气。FOWLP中使用的介质和EMC耐热性接近120℃,温度超过这个阈值会导致分解和过度晶圆翘曲。在这样低的温度下脱气芯片,自然需要较长的时间量,并且大大减少了常规的溅射系统的吞吐量。

多芯片脱气(MWD)的技术已经成为一个引人注目的解决方法,在芯片单独转移到后续的预清洁和溅射沉积之前,高达75个的芯片可以并行在120℃下脱气,而不会破坏真空状态。

用这种方法,芯片被动态地在干净,高度真空条件下泵浦,将加热芯片的辐射热直接传递给低于封装应用规定的温度。

在MWD内每个芯片所花时间达到30分钟,但因为它们是并行处理的,“干”芯片每60至90秒输出进入到金属沉积,每小时芯片输出数在30到 50之间。相比于单芯片脱气技术,此方法使PVD系统流量增大2-3倍。基于钝化厚度增加的更低热预算的材料出现,更长时间的脱气对系统容量不会产生影响。

这些好处是不容易实现的,除非我们能够克服随之而来的翘曲挑战。环氧模芯片可以在固化后翘曲,翘曲的尺寸和形状是由嵌入芯片的位置、芯片形状和密度决定的。因此,一个FOWLP PVD系统必须能够使化温度引起的形状变化达到最小,和能够容纳弯曲度达10mm的芯片。工业中对于可接受的弯曲阈值可能低于6mm,但是,在一个6mm+翘曲的基板上完成均匀厚度的导体是不太容易。

完整至上

成功脱气后,但在金属沉积之前,FO芯片在等离子体蚀刻模块中预清洁。这有助于从触头去除微量氧化物层,但是由于触头周围的有机介质的混合物,将导致碳堆积于室壁.这些碳不易粘附到陶瓷腔室的表面,并且如果不仔细管理,可能会导致早期颗粒破裂。

新原位粘贴技术使这些沉积碳在预清洗过程中更好地吸附在室表面,实现超过6000片晶圆的保护性间隔维持。这种方法可以通过减少专用芯片糊剂的频率,大大提高产量。使用传统技术,每生产10至20个芯片就要为室粘贴而暂停生产。

FOWLP对于超小型、高I/O电子设备的好处,比主流FOWLP所面临的上述技术壁垒要重要的多。有了克服阻碍FOWLP工艺的脱气,翘曲和完整性这些困难的能力,电子产品制造商可以消除影响生产速度和产率的阻力,同时释放FOWLP的全部潜力。
山不在高,有仙则名;水不在深,有龙则灵。
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