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锁相环的那些事 3

锁相环的那些事 3

脉冲加减电路的设计实现
  脉冲加减电路完成环路的频率和相位调整,可以称之为数控振荡器。当没有进位/借位脉冲信号时,它把外部参考时钟进行二分频;当有进位脉冲信号CARRY时,则在输出的二分频信号中插入半个脉冲,以提高输出信号的频率;当有借位脉冲信号BORROW时,则在输出的二分频信号中减去半个脉冲,以降低输出信号的频率。VERILOG设计代码如下:
module IDCounter(IDclock,reset,inc,dec,IDout);
input IDclock; /*系统时钟信号*/
input reset; /*全局复位信号*/
input inc; /*脉冲加入信号*/
input dec; /*脉冲扣除信号*/
output IDout; /*调整后的输出信号*/
wire Q1, Qn1, Q2, Qn2, Q3, Qn3;
wire Q4, Qn4, Q5, Qn5, Q6, Qn6;
wire Q7, Qn7, Q8, Qn8, Q9, Qn9;
wire D7, D8;
FFD FFD1(IDclock, reset, inc, Q1, Qn1);
FFD FFD2(IDclock, reset, dec, Q2, Qn2);
FFD FFD3(IDclock, reset, Q1, Q3, Qn3);
FFD FFD4(IDclock, reset, Q2, Q4, Qn4);
FFD FFD5(IDclock, reset, Q3, Q5,Qn5);
FFD FFD6(IDclock, reset, Q4, Q6,Qn6);
assign D7=((Q9 & Qn1 & Q3) | (Q9 & Q5 & Qn3));
assign D8=((Qn9 & Qn2 & Q4) | (Qn9 & Q6 & Qn4));
FFD FFD7(IDclock, reset, D7, Q7, Qn7 );
FFD FFD8(IDclock, reset, D8, Q8, Qn8);
JK FFJK(IDclock, reset, Qn7, Qn8, Q9, Qn9);
assign IDout = (!Idclock)|Q9;
endmodule
  其中,FFD为D触发器,JK为JK触发器。
  当环路的四个主要部件全部设计完毕,我们就可以将他们连接成为一个完整的DPLL,进行仿真、综合、验证功能的正确性。

DPLL的FPGA实现
  本设计中的一阶DPLL使用XILINX公司的FOUNDATION4.1软件进行设计综合,采用XILINX的SPARTAN2系列的XC2S15 FPGA器件实现,并使用Modelsim5.5d软件进行了仿真。结果表明:本设计中DPLL时钟可达到120MHz,性能较高;而仅使用了87个LUT和26个触发器,占用资源很少。下面给出详细描述DPLL的工作过程。

(1) 当环路失锁时,异或门鉴相器比较输入信号(DATAIN)和输出信号(CLOCKOUT)之间的相位差异,并产生K变模可逆计数器的计数方向控制信号(DNUP);
(2) K变模可逆计数器根据计数方向控制信号(DNUP)调整计数值,DNUP为高进行减计数,并当计数值到达0时,输出借位脉冲信号(BORROW);为低进行加计数,并当计数值达到预设的K模值时,输出进位脉冲信号(CARRY);
(3) 脉冲加减电路则根据进位脉冲信号(CARRY)和借位脉冲信号(BORROW)在电路输出信号(IDOUT)中进行脉冲的增加和扣除操作,来调整输出信号的频率;
(4) 重复上面的调整过程,当环路进入锁定状态时,异或门鉴相器的输出DNUP为一占空比50%的方波,而K变模可逆计数器则周期性地产生进位脉冲输出CARRY和借位脉冲输出BORROW,导致脉冲加减电路的输出IDOUT周期性的加入和扣除半个脉冲。

有关一阶DPLL的一些讨论


“波纹”(Ripple)消除
  在DPLL工作过程中,环路锁定时,异或门鉴相器的输出DNUP是一个占空比50%的方波。因为在DPLL的基本结构中,K变模可逆计数器始终起作用。因此当环路锁定后,如果模数K取值较小,K变模可逆计数器会频繁地周期性输出进位脉冲信号CARRY和借位脉冲信号BORROW,从而在脉冲加减电路中产生周期性的脉冲加入和扣除动作,这样就在脉冲加减电路的输出信号IDOUT中产生了周期性的误差,称为“波纹”;如果模数K取值足够大——对于异或门鉴相器,K应大于M/4;对于边沿控制鉴相器,K应大于M/2,则这种“波纹”误差通过除N计数器后,可以减少到N个周期出现一次,也就是说K变模可逆计数器的进位脉冲信号CARRY和借位脉冲信号BORROW的周期是N个参考时钟周期。
  为了消除“波纹”误差,可以为K变模可逆计数器产生一个计数允许信号ENABLE,环路失锁时,此信号有效,允许计数;环路锁定时,此信号无效,禁止计数,则不会产生周期性的进位和借位脉冲信号。
  “波纹”消除电路消除“波纹”误差的同时,也减小了DPLL的锁定范围,环路的相位极限误差(异或门鉴相器为±90°;ECPD为±180°)减小为原来的1/(1+1/2K),鉴相增益也减小到原来的1/2。

使用DPLL进行FSK解调
  一个带有边沿控制鉴相器ECPD的DPLL再加上一个D触发器,就可以构成一个FSK解调器,如图4所示。


图4 FSK解调
  假设有一个输入信号Fin,它的频率在F1和F2之间变化,DPLL的中心频率为Fc,并且F1<FC<F2。如果输入信号频率为F1,则ECPD会产生一个负的相位误差(FIN落后于FOUT),则D触发器的输出始终为“1”;如果输入信号频率为F2,ECPD产生一个正的相位误差(FIN超前FOUT),则D触发器的输出始终为“0”。这样就完成了FSK调制的解调。

结语

  本文介绍了一种一阶DPLL的设计方法,利用VERILOG语言配合XILINX的FPGA,为设计提供了极大的便利和性能保证。DPLL中可逆计数器模值可随意修改,来控制DPLL的跟踪补偿和锁定时间;同时,除N计数器的分频值也可随意改变,使DPLL可跟踪不同中心频率的输入信号,而这些只需在设计中修改几行代码即可完成。另外,设计好的DPLL模块还可作为可重用的IP核,应用于其他设计。
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