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基于FPGA应用于倍频电路的预置可逆分频器设计

基于FPGA应用于倍频电路的预置可逆分频器设计

锁相环是倍频电路的主要实现方式,直接决定倍频的成败。传统的锁相环各个部件都是由模拟电路实现的,随着数字技术的发展,全数字锁相环逐步发展起来,全数字锁相环的环路部件全部数字化,通常由数字鉴相器、数字环路滤波器、压控振荡器以及分频器组成,全数字锁相环中的分频器要求模可预置且可根据实际需要进行可逆分频[2]。由于现有的电路均不能满足上述要求,本文首先采用simuink 和FPGA 开发了应用于倍频电路的变模可逆分频器。
2. 变模可逆分频器的工作原理
  变模分频器的基本原理是设置一个符合函数,在分频过程中,触发器的输出与预置模比较,当触发器的输出与预置模一致时,则给出符合信号,强迫计数器进入所希望的状态,即初始状态,随后计数器则按照卡诺图确定的程序继续工作,直到最后一个状态,即由地址码确定的第N-1 个状态,再强迫分频器回到初始状态[3]。所以每个触发器应当受到两个控制函数的控制,即:

f—正常的由卡诺图得到的控制函数;
F—强迫分频器进入的希望状态;
T—符合函数;

当符合函数T = 1时,F 不起作用,P = f ,分频器按正常程序分频;当T = 0,F 起作用,P = F ,强迫分频器跳变到所希望的状态。

   

表1 状态转换表

(注:表1 为状态转换图,其中左半部分为递增分频器状态转换表,右半部分为递减状态转换表。表2 为计数值与各触发器当前值的关系。)

   

表2 计数值与各触发器当前值的关系

加法分频器的驱动方程为:

   减法分频器的驱动方程为:

各触发器还受到可逆信号的控制,当I _ D信号为1时为递增分频器,反之为递减分频器。
各触发器的驱动函数为:

3. 基于simulink的可逆分频器设计
  采用simulink 建立可逆分频器模型,如图1 所示。分频器采用五级D 触发器实现,辅之以必要的控制逻辑。输入端A、B、C、D、E 为输入模值,I _ D为1 时分频器工作在递增模式,当I _ D为0时分频器工作在递减模式,符合函数的输出T连接至D触发器的清零端,分频器的工作波形如图2 所示。从图中可以看出分频器能够在预置模下完成递增或递减分频器功能。

   

图1 五级分频器

   

图2 分频器的工作波形

   

图3 分频器的仿真波形

4. 基于FPGA的可逆分频器设计
  采用verilog 语言实现了可逆分频器,其仿真波形如图3 所示,分频器可完成预置模以及递增及递减分频功能。分频器的verilog 代码如图4 所示,寄存器传输级网表如图5 所示。

   

图4 分频器代码

   

图5 寄存器传输级网表

5. 总结
  本文分析了变模可逆分频器的工作原理,并分别采用simulink 和FPGA 实现了可逆分频器。仿真结果表明分频器能够完成预置模,递增和递减分频功能,满足设计要求。
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