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FPGA/CPLD可编程逻辑

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版块介绍: 讨论关于FPGA和CPLD的相关话题!

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FPGA/CPLD可编程逻辑

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common   FPGA加载bit文件可以工作,加载mcs不能工作的原因 look_w 2017-11-18 0/41 look_w 2017-11-18 14:57
common   FPGA中状态机实现需要注意的地方 look_w 2017-11-18 0/25 look_w 2017-11-18 14:56
common   彻底搞懂状态机(一段式、两段式、三段式) look_w 2017-11-18 0/24 look_w 2017-11-18 14:56
common   Verilog有限状态机三段式描述方法 look_w 2017-11-18 0/23 look_w 2017-11-18 14:55
common   FPGA中状态机的稳定性 look_w 2017-11-18 0/25 look_w 2017-11-18 14:54
common   FPGA三段式状态机的思维陷阱 look_w 2017-11-18 0/23 look_w 2017-11-18 14:53
common   altera cyclone器件告别AS下载模式,直接用JTAG配置器件进行编程 look_w 2017-11-16 0/48 look_w 2017-11-16 13:07
common   常用CPLD/FPGA 标识的含义 look_w 2017-11-16 0/60 look_w 2017-11-16 13:05
common   cyclone器件, jtag和as下载模式 look_w 2017-11-16 0/43 look_w 2017-11-16 13:02
common   使用Flash Loader(JTAG模式)下载EPCS器件 look_w 2017-11-16 0/41 look_w 2017-11-16 13:01
common   锁存器与寄存器的区别 look_w 2017-11-16 0/56 look_w 2017-11-16 12:57
common   altera cyclone器件告别AS下载模式,直接用JTAG配置器件进行编程 look_w 2017-11-16 0/43 look_w 2017-11-16 12:56
common   FPGA查找表 look_w 2017-11-16 0/48 look_w 2017-11-16 12:52
common   如何采用FPGA协处理器实现算法加速 look_w 2017-11-16 0/48 look_w 2017-11-16 12:51
common   异步FIFO在系统中的使用 look_w 2017-11-16 0/44 look_w 2017-11-16 12:48
common   用Quartus II + Verilog 做FPGA/CPLD设计/仿真的几个基本问题 look_w 2017-11-16 0/50 look_w 2017-11-16 12:47
common   用Quartus II + Verilog 做FPGA/CPLD设计/仿真的几个基本问题 look_w 2017-11-16 0/23 look_w 2017-11-16 12:46
common   Verilog编写的Uart程序 look_w 2017-11-16 0/27 look_w 2017-11-16 12:42
common   使用Quartus II进行CPLD仿真 look_w 2017-11-16 0/25 look_w 2017-11-16 12:41
common   CPU通过SMC控制CPLD look_w 2017-11-16 0/26 look_w 2017-11-16 12:38
common   Altera CPLD学习笔记 look_w 2017-11-16 0/29 look_w 2017-11-16 12:35
common   Lattice USB下载线使用说明及CPLD程序烧写 look_w 2017-11-16 0/32 look_w 2017-11-16 12:34
common   基于STM32和CPLD可编程逻辑器件的等精度测频技术 look_w 2017-11-16 0/26 look_w 2017-11-16 12:31
common   采用CPLD或者FPGA显示TFT液晶屏 look_w 2017-11-16 0/24 look_w 2017-11-16 12:29
common   建立保持时间(CPLD时序分析) look_w 2017-11-16 0/24 look_w 2017-11-16 12:27
common   时钟分频引起的问题 look_w 2017-11-16 0/24 look_w 2017-11-16 12:24
common   测试在不同的地方对同一信号赋值 look_w 2017-11-16 0/15 look_w 2017-11-16 12:23
common   开关量检测 look_w 2017-11-16 0/17 look_w 2017-11-16 12:22
common   TimeQuest API: 时钟约束 look_w 2017-11-16 0/19 look_w 2017-11-16 12:21
common   FPGA中竞争冒险问题的研究(2) look_w 2017-11-16 0/20 look_w 2017-11-16 12:20
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