[求助]powerlogic使用

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sunny_12发表于 2005-4-17 17:58 | 只看该作者

[求助]powerlogic使用

powerlogic, 求助

各位好！
我在用powerlogic画原理图时，总是感觉它有点难：主要是做元件的CAE和PCB时。因为我们在分配给一个新元件的PCB封装时，用的好象是库中以有的元件的封装，这样的话如果我们想自己做一个此元件的PCB封装，好像只有在PCB中才能做。
希望各位高手能指教一些POWERLOGIC中做元件封装及画图方面的一些技巧，谢谢了！！

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