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请教大家个初级问题

请教大家个初级问题

最近才开始学习Verilog HDL语言,请教大家个很初级的问题:用quartus2进行编译时,如果把前面的模块屏蔽掉了,编译时是否还要将需要编译的模块设为顶层模块呢?还有保存的项目名称是不是也要跟着变成需要编译的模块的名称呢?
谢谢
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