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cpld锁存器

cpld锁存器

我这里有一个cpld锁存器的程序,是我在书上看到的,可是会运行不出来呢 library ieee; use ieee.std_logic_1164.all; entity latch373 is port( d:in std_logic_vector(7 downto 0); oe,g:in std_logic; q0,q1,q2,q3,q4,q5,q6,q7ut std_logic --qut std_logic_vector(7 downto 0) ); end latch373; architecture rtl of latch373 is signal q_temp: std_logic_vector(7 downto 0); begin q0<=q_temp(0); q1<=q_temp(1); q2<=q_temp(2); q3<=q_temp(3); q4<=q_temp(4); q5<=q_temp(5); q6<=q_temp(6); q7<=q_temp(7); process(oe,g,d) begin if(oe='0')then if(g='1')then q_temp<=d; end if; else q_temp<="ZZZZZZZZ";%Z的大小写报的错误不一样;想知道为什么; end if; end process; end rtl; Z的大小写报的错误不一样;想知道为什么; 哪位可以告诉阿,急用!
这是哪本书上写的破程序?
我的QQ是54466146,请多指教
Z必须用大写,表示高阻状态.
谢谢阿,还有一个问题,我知道altera的芯片可以接混合电压,那44脚的芯片可以吗
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