高速信号设计进行控制特性阻抗的问题？ 阻抗, 控制特性, 信号设计

高速信号设计才需进行控制特性阻抗，低速的意义不大。就我了解P4级以上的PCB对阻抗控制要求严格，P3的部分也有要求，但某些层又可宽放。但这个具体的频率范围又是怎样规定的呢？
就有些多层PCB而言，外层控制特性阻抗，而内层不控制，意义又何在？各位指点一二。
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一通百通

主板不同于声卡、网卡、Modem或者显卡，因为主板上总线的宽度越来越大，总线的频宽越来越宽，时钟的频率越来越高，电压的种类越来越多，主板上集成了越来越多的功能芯片，并且还要考虑到向下兼容。一些老的产品，同时还要为以后升级留有余地，因此主板无论是布线还是BIOS编程都越来越难做了，下面简单地说说布线上的一些注意事项。
  首先是最重要的Clock线。从时钟芯片引出来的Clock线必须保持同步工作，因此要保证引到各部分的Clock线是等长的。你会在主板上看到有些线七绕八绕的，那就是Clock线。同时Clock线比普通的数据线、地址线宽些，这是因为Clock线传输的信号较强，并且长度较大，为了减少信号的衰减，Clock线必须做宽（导线截面积越大，电阻越小）。其次是数据线。目前数据线都有64条，要保持从D0到D63各线的长度差不大于某个值，必然引起问题。
  外层不做特性阻抗，会引起电磁干扰（EMI），介面产生死机现象。走线不能太直太长。太直会引起电容效应（尤其是高频时），使得运行速度或频率受到限制，频率高了就会引起程序中断或死机；布线不合理可导致元件位置摆放不合理，使得卡不到位，也容易引起故障。
  如果是在内层，已经被屏蔽了。不存在大的EMI问题。