[求助]高频数据信号电路的抗干扰的几个问题？ 抗干扰, 高频, 信号, 电路, 数据

初学pcb

高频数据信号电路的抗干扰的几个问题
检测用的跳线与板外的连接数据线对10MHZ、100MHZ的信号（数字或模拟）
有多大干扰？
两个工作电压不同的器件。数据输出口输出数字信号电压分别是5V、2.5V，它们进行高频数据连接，是否对数据的质量有影响？怎样处理？
在高频数据信号电路的ＰＣＢ板上，常规器件与用贴片抗干扰上有和差异？
用示波器检测10MHZ、100MHZ的数字信号，是否对信号有所影响？
高频晶振对信号有很大干扰，在布线很密的情况下无法离数据线太远，如何处理？或怎样用其他方法减少干扰？
谢谢！！！！[em19]

一通百通

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能告诉我在哪吗?
或给我转发.
谢谢

一通百通

如何提高抗干扰能力和电磁兼容性？
1、 下面的一些系统要特别注意抗电磁干扰：
(1) 微控制器时钟频率特别高，总线周期特别快的系统。
(2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、 为增加系统的抗电磁干扰能力采取如下措施：
(1) 选用频率低的微控制器：
选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2) 减小信号传输中的畸变
微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。
用以下结论归纳印刷线路板设计的一个规则：
信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
(3) 减小信号线间的交叉干扰：
A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4) 减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5) 注意印刷线板与元器件的高频特性
在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。
印刷线路板的过孔大约引起0.6pf的电容。
一个集成电路本身的封装材料引入2~6pf电容。
一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。
这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6) 元件布置要合理分区
元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。
G 处理好接地线
印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7) 用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。
(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3) 尽量为继电器等提供某种形式的阻尼。
(4) 使用满足系统要求的最低频率时钟。
(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。
(6) 用地线将时钟区圈起来，时钟线尽量短。
(7) I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。
(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。
(13) 时钟、总线、片选信号要远离I/O线和接插件。
(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17) 元件引脚尽量短，去耦电容引脚尽量短。
(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19) 对噪声敏感的线不要与大电流，高速开关线平行。
(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。
(21) 弱信号电路，低频电路周围不要形成电流环路。
(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。
(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。
(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。

一通百通

串扰的实质：
　　串扰是现代数字系统的必然产物。我们不能消除它，但我们要找到控制它的办法，从而更好的管理，或者是能够使其降低到可容许的范围内。
　　观察以下的电路，用串扰的概念分析，A点的门电路是干扰源，D点的门电路是受害源。只要干扰源一改变状
态，我们就可以观察到受害源处的脉冲串扰。

　　串扰中的一个有趣的现象是其方向性。串扰信号的波形是电流方向的函数。如果我们将干扰源导线中的电流方向颠倒，则在受害源端感应到的串扰也将改变其极性。
　　方向性是一个极其重要的概念，因此要一步一步地详细讨论。首先，构建如图1所示的电路，当A处的门电路由低电平跳到高电平时，在D处测量串扰，会发现当干扰信号到达B的同时，在D处便会出现一个负极性的串扰尖峰。
第二步，将干扰信号源中的电流方向颠倒，也即是说，将干扰源放在右端B处，原来右端的三负载放在左端A处，再次进行串扰测量，同时观察D点的信号有何变化，你会发现一个正极性的串扰尖峰。（极性改变）
　　极性发生改变说明串扰不是由电容耦合引起的。许多数字电路工程师都假设串扰是由寄生电容引起的，但其实并非如此。两个单端电路间的互电容耦合仅会产生正极性的串扰。
　　极性反转表明，干扰是（或部分）由于互感耦合造成的。这与变压器中的耦合机理一样。大家都知道，将变压器初级绕组的接线端子对调，就可以使次级电压的极性反向。计算机主板电路印制线中的耦合与之非常相似。如果你将每块电路板中的印制线视为极小的电流环路，你就会明白“串扰”变压器的工作原理。
　　我们可以首先假设A处门电路中的电流通过导线流到B端的负载，然后沿着电源和地线系统回流到门电路A。干扰电流形成一个环路，可以将此环路视为变压器的初级绕组。
　　同一变压器的次级绕组离初级不远，它是门电路C开始处就形成的环路，并且沿受害源导线逐渐移动到负载端，然后又顺着电源及地线系统返回到门电路C。
　　这两个环路在许多方面极象一个弱耦合的单匝变压器。
　　这种类似变压器的互感耦合对于数字电路设计具有深刻的含意。首先，这暗示了串扰是可以改变的，这取决于电路中所使用的负载。
　　例如，在上面电路图中，我们假设传输干扰电流的轨线很短，这时干扰电流是负载的函数。负载越重，干扰电流也越大，产生的串扰也越大。图中的三个负载的网络产生的串扰信号大约是同样电路、同样布局，但仅有一只负载的网络产生的串扰的三倍左右。
　　在驱动SIMM内存插槽的情况下，这种负载效应尤其突出。这种走线一般极短，但负载很大，因此驱动电流总体上差不多是由SIMM输入端的负载电容所控制的。当插入较多的SIMM内存条时，串扰便会增加。
　　当你在元件密集的多层电路板上解决串扰问题时，电路板印制线负载影响串扰的有关原理可帮助你发现和解决问题。现在有许多应用IBIS I/O模型的串扰预测工具，许多这样的新工具都能自动、高效地计算出串扰，包括负载效应。

瓷娃娃

没图，看了半天不明白
：（

初学pcb

我也是啊 ,有些没图不是很明白.
但有些内容很有价值,对我很有帮助.
谢谢 斑竹

luzhiqiang

斑竹　　修改一下　，把图也传上来啊．