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质量结果
在图10中，我们对比了分别利用高级综合工具与系统参考生成器（基本属于结构化的RTL设计，显示使用如DSP48模块的FPGA基元）这两种不同方法来实现的完整球形解码器，在其最终FPGA资源使用量和总体开发时间这两方面进行了比较。AutoESL开发时间包括工具学习、产生结果、设计空间探测与详细验证所需要的时间。
图 10 质量结果的度量标准体现了 AutoESL 优势。
为了更精确地比较，我们利用针对Virtex-5 FPGA的最新Xilinx ISE 12.1工具重新实现RTL参考设计。同样，我们利用针对同类FPGA的ISE 12.1来执行由AutoESL AutoPilot生成的RTL。图10显示AutoESL AutoPilot节约FPGA资源效果明显，主要是因为在实现矩阵求逆模块时实现了资源共享。
我们也观察到寄存器的使用数量明显减少，查找表 (LUT) 的使用量略有提高。产生这种结果的部分原因在于 AutoESL
实现过程中延迟线被映射至 SRL16（例如 LUT），而在系统生成器方案中，则利用寄存器实现上述功能。在其它模块中， 我们交替使用BRAM 与 LUTRAM，导致信道预处理器的 BRAM 使用率较低。 |
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