[求助]一条时钟线，两个频率，该如何设计约束？ 工作, 设计, 如何, 工程

Vesper

求助大牛个问题，具体设计要求是这样：

现在要在VII-Pro 上设计工程，板子是现成的板子，一条外部时钟线。

但是工程里面有两种制式，工作时钟频率分别是100MHz和88MHz，通过外部复位信号和模式选择信号，FPGA来切换工作模式：比如100 -> 88转换时，长时间置位，外部时钟线工作频率转换，再进行工作。

关于时钟的约束我有一些困惑，我周期约束做成100MHz的，没有太大问题吧？还是我不需要做约束？这个还真不是特别清楚，请了解的前辈们给点建议？~

另外对复位信号又什么特别要求么？

多谢各位！