[求助]VHDL问题 VHDL, 求助

outside

先看一段很简单的与逻辑程序

entity and_gate is
    port(
        d:in std_logic_vector(3 downto 0);
        qut std_logic
    );
end entity;

architecture behave of and_gate is
begin
    q<d(3) and d(2) and d(1) and d(0);
end behave;

现在要把输入信号参数化，entity部分变成

entity and_gate is
    generic(
        DSIZE:integer
    );
    port(
        d:in std_logic_vector(DSIZE-1 downto 0);
        qut std_logic
    );
end entity;

结果architecture部分不知道该怎么处理了，试了很多方法都不行，或不能被quartus支持，请问这种情况architecture部分应该如何描述？

boyfly

你用generic时要有具体的数字亚，比如：
  generic (DSIZE : integer := 4);
然后调用时用generic map 结合实际的数值代替就可以了

boyfly

哦上面回答的偏离了主题，呵呵，我感觉这种应该用循环语句