HDL设计的扩展流程 图1与图2比较了基于HDL设计方法的标准流程和扩展流程。要在第一阶段即设计输入阶段有所改善，最有力的工具是替代结构化HDL代码的图形编辑器。通常设计者画出设计的结构和互连情况，然后再用结构化的VHDL或Verilog描述编写代码。通过图形编辑器，设计者无需绘图，可以直接在编辑器中描述，而且这种工具可自动产生结构化的HDL代码。
这类工具的工作与原理图输入工具十分类似。它能够以图形的方式实现元件(符号)之间的连接，直接在图上插入HDL语句和说明。大部分图形设计输入工具可采用自底向上和自顶向下的设计法，在构造元件时处理符号。现有元件或模块的符号可通过接口描述所表示的I/O来自动生成。
缩短产品上市时间的集成设计工具 Active-HDL4.1具有另外一种Code2 Graphics功能，可从已有的结构化描述中产生相应的图形。这一功能可用于检查连接和存档。
设计开发过程中，新的模块不断增加。每个模块分别进行测试和仿真，功能正确后，与其它模块相连接以集成入更大的系统，然后对整个系统进行测试和仿真。每当一个新的模块加入到系统中，必须对整个系统进行仿真，但是仿真的重点集中在新模块上。尽管其余部分已正常工作，但仿真器必须对设计整体仿真，从而延长了仿真过程。
采用HESTM技术时，也必须对整个设计进行仿真，但是RTL级验证过的设计部分已被导入FPGA，因此软件仿真器只对新模块进行仿真。由于已嵌入基板中的设计部分的仿真速度与设计规模无关，因而整体仿真时间大为减少。HESTM技术还可用来替代后综合仿真。与功能分析有关的设计均可在HESTM环境中得到验证。
通过采用HESTM技术，可将经过综合的很小一部分设计导入硅片。你只需对将放置到硅片的那个模块进行综合，并启动HESTM Wizard来配置HESTM环境。现在，不必采用由多芯片组成的独立硬件系统，就可用软件和HESTM来实现设计。图3说明了增量验证过程，以及对设计的某些部分进行硬件加速可节省的时间。
设计输入、仿真、综合和实现阶段之间的集成，极大地简化了整个过程。设计者无需运行不同的工具进行设计的仿真、综合和实现。Active-HDL仿真器就具备内建设计输入工具，且具有综合、实现工具的可配置接口。设计综合的无缝接口要求对设计过程所使用的综合工具进行配置。设计者可采用两种方法运行综合工具：1. 通过GUI调用综合；2. 通过由Aldec提供的Tcl脚本以批处理的模式执行。为了运行该工具，用户必须点击流程中的综合按扭。
Synopsys FPGA Express产生的综合结果，可通过后综合VHDL或Verilog网表进行验证。同样，可利用增量综合来加速综合过程的运行，开始时，必须从Aldec的GUI上调用综合工具，在FPGA Express中创建新的工程文件，接着，设计者可在FPGA Express中综合其设计并为模块级增量综合(BLIS)选择模块。在Active-HDL中修改文件时，综合工具将直接从Windows环境启动并自动打开最新的设计项目。综合工具仅仅重新综合修改过的模块，并不涉及未作修改的模块。
实现工具也要在流程管理器中指定。Active-HDL环境为不同的FPGA生产商提供不同的设计流程，某些生产商采用的流程必须在打开设计项目文件之前选定，合适的流程选定之后，设计者就可在流程设置中选择实现工具。
用户运行实现工具的方法与综合工具完全相同，即利用实现工具的GUI或批处理模式。仿真的最终输出格式可在实现的选项中选择。所生成的用于时序仿真的文件附加在设计浏览器的其他时序文件夹中。设计者可将后综合仿真中采用的测试基准用于时序验证。
FPGA设计中IP的选择策略使用IP内核是当今一种颇有价值的设计形式。利用现有设计概念对EDA供应商来说越来越重要。当然，IP内核需要升级，为采用新方法的设计工具做准备，以适应不同的仿真格式和标准。
这项要求成为选择适当工具的关键问题。设计者必须确定仿真的方法，还要处理许多不同的IP内核格式多样的问题，解决方法是进行混合仿真与综合，它能使设计者的设计项目文件以不同的格式来表示，如VHDL、Verilog和EDIF网表。这种新的方法可极大地加速设计过程，同时更加易于管理。
IP内核是用软件功能描述的硬件功能模块，它由面向对象的软件设计而成。数字硬件设计内核可通过因特网在公共网站上获得，或从IP内核设计企业购得。Alatek和Memec等公司均提供了高质量的IP内核，它们专为超大规模FPGA和ASIC设计提供功能构建模块。这些内核通常以EDIF文件格式提供，可方便地与设计者的Verilog和VHDL设计一起仿真，以合理的设计完成一百万门以上的SoC设计。
目前，因特网逐渐成为设计者获取EDA工具的有效途径，“租用设计工具”的方式正在兴起，像Synopsys这样的公司以“计时租用”方式运作，在EDA设计过程中的特定阶段，可为工程师提供可选工具。该服务避免了传统的现金或其它支付方式购买工具许可证的做法。在某些情况下设计者可能会选择这种服务。
本文结论为加速数字设计过程，工具及技术的集成可通过Active-HDL环境来实现。Active-HDL工具提供了设计输入、仿真和自动验证过程的完整无缝集成方案。自动产生的测试文档，在经过综合及实现后，可使仿真完全自动地进行。Aldec仿真器包含了图形化波形编辑器和测试文档自动生成器，可极大地加速验证过程。Tcl脚本可提供从Active-HDL的GUI连接到外部综合及实现工具的接口，从而使用户无需退出工具就可进行综合与实现。通过这一接口，设计者自动将必须的文件传递到这些工具中，从而节省设计时间。在长时间仿真的情况下，通过采用可直接与Active-HDL工具连接的“硬件嵌入式仿真”功能进行加速来提高仿真速度。Active-HDL使工程师能够在一个设计环境中完成复杂的混合设计。通过其EDIF网表仿真功能，设计者可在综合之前验证混合设计。 [此贴子已经被作者于2005-11-16 14:02:46编辑过]
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