问：我在ISE4.1中，用fpga express verilog编译的某些文件，用modelsimxe只能前仿，不能后仿，不知5.1i是否有改进?
答： 4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support@xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。
问：和5.1结合比较好的验证工具除了Modelsim外，PC机上可运行的有什么？
答：所有能接受Verilog/VHDL文件的仿真器都能使用。但我们推荐使用Modelsim仿真器，因为Modelsim把ISE输出的.doc文件用做脚本，此外，Modelsim XE专为Xilinx器件提供了预编译的库。
问：ISE在综合的时候，把很多中间信号、特别是组合逻信号都综合掉了(或改名了)，这样在后仿的时候造成了很大的不便，请问如何避免这一问题？
答：可以使用Keep Hierachy 选项并且在你的综合工具以及我们的布局布线工具里保持网络名选项，这样就可以在你的设计里看见和你以前的同样的网络名。要获得更多的帮助，可以同你的FAE或者在网上发EMAIL给 china_support@xilinx.com。
问：Data2BRAM可以简化哪些工序？
答：Data2BRAM 提供了一种简便的方法用以修改BlockRAM的内容而不需要预编译你的整个设计。Data2BRAM的创建可以方便地把CPU软件镜象同FPGA的位数据流相结合并且可以从BlockRAM的内部地址空间执行软件。当你用Xilinx的Microblaze 的软CPU核或VirtexIIPro的内嵌PowerPC核进行设计时这一点尤其有用。
问：毛刺有何比较好的消除方法。实现加法，利用ieee.std_logic_signed.all中的'+'，a<；=b+c；是否是最佳方案。还是需要另外自己编加的程序。流水线如何实现？
答：在组合逻辑电路的设计中毛刺主要来源于多个输入信号的同时变化，同步设计中毛刺的最大影响是你的时钟信号上有毛刺。为了避免这种现象，通常的做法就是使用带时钟使能的FF以去除任何的门时钟设计。
问：请问用ISE5.1i,在设计中要注意的主要的问题是什么?如何更好地发挥系统的优势？
答：下面是一些通常需要注意的规则：
总是使用同步设计；
不要使用门时钟；
总是使用全局时钟缓冲来路由时钟信号；
在RTL（寄存器传输级）写可综合的HDL代码。避免使用抽象的行为级模型；
总是使用时间约束以保证性能。
问：ISE 5.1i是否可以使用MATLAB6.5来做仿真？
答：我假定你正在从事DSP的设计并且使用Matlab和Xilinx System Generator进行数字信号处理。你可以使用Matlab/Simulink和System Generator编译你的DSP模型并做系统级仿真，那样的话从System Generator你就能生成可综合的VHDL代码用于Xilinx后端布线工具。
问：请较详细地介绍所谓的增量设计技术
答：增量设计，作为一个流程，能够极大地减少布局布线时间并且当对一个近似完整的设计作小的变动时可以保持整个系统的性能。它需要整个设计遵循一个非常好的层次化设计规则以确保这个设计被分配进各个独立的逻辑分组里。每一个逻辑分组在Xilinx的FPGA里受到约束以使之只占有自己的空间。在设计中当对其中之一的逻辑分组做改动时，一个增量设计流程可以确保未做改动的逻辑分组在进行综合输出时不变化。接着布线工具对改动了的逻辑分组（在它被指定的区域里）重新进行布局布线，而未改动的逻辑分组则继续以前的布局布线结果。通过保持以前未改动逻辑分组的结果，这些逻辑分组的性能得以保持并整个设计的布局布线时间得以削减。当调试整个设计时就为设计人员节省了宝贵的时间。要了解更多的关于增量设计流程的细节请参考Xilinx 应用文档XAPP418。 | 
