首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

关于Verilog中的 inout[求助]

注册会员

Rank: 2

UID
14030 
性别
男 
1#
打印
tT
dancy发表于 2005-11-21 10:43 | 只看该作者

关于Verilog中的 inout[求助]

Verilog, inout, 求助

用inout声明端口后，就不能用reg来重新声明了吗？那我想在always中对端口赋值怎么办？


声明为inout后，是否就像单片机的P0口一样了？
收藏 分享 评分
回复 引用

订阅 TOP

注册会员

Rank: 2

UID
119702 
性别
男 
2#
tf313215发表于 2005-11-21 11:30 | 只看该作者
好像是不能在对inout端口进行reg声明.
一定要在always中对其赋值嘛?
大家好
回复 引用

TOP

注册会员

Rank: 2

UID
109737 
性别
男 
3#
hnu发表于 2005-11-23 10:13 | 只看该作者
可以定义一个REG变量啊，输出的时候就把REG赋给这端口就是拉
http://www.longjx.cn/yanzhi/index.htm IC设计求职
回复 引用

TOP

返回列表