关于CPLD时延的问题 CPLD

pbc8272

`timescale 10ns/10ns

........

assign #50 clk=~clk;

........

为什么综合的时候会提示:WARNING:Xst:916 - lcd1119.v line 49: Delay is ignored for synthesis.

#50的延时究竟与什么有关?请高手赐教//

[此贴子已经被作者于2005-11-23 14:20:38编辑过]

pbc8272

还有我买了一本  Verilog HDL语言程序设计与应用 王伟 编著. 书中有介绍wait语句的,但是我在ISE中使用时却提示不支持wait语句, ERROR:Xst:850 - lcd1119.v line 42: Unsupported Wait Statement. 不知道是为什么?

[此贴子已经被作者于2005-11-23 14:21:59编辑过]

chensi

在vhdl里面是只支持wait until语句，不知道Verilog HDL里面是不是也是这样的，你试一下吧

pbc8272

Verilog HDL语言中wait语句的语法如下：wait (电平敏感事件控制语句)
例如：
always
      wait (clk_in==1)
      begin
          rw=1;
          rs=1;
      end

tf313215

verilog中synthesis不支持wait

jjkjjk

50NS 的延时不是在CPLD里面物理不可实现的. 做FPGA 或CPLD的设计一定要是是全同步.要不问题会很多

pbc8272

多谢chensi,If313215,jjkjjk的回复！