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verilog中弱0弱1的处理。。。

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gerry1512发表于 2012-3-6 11:10 | 只看该作者

verilog中弱0弱1的处理。。。

测试, 信号
对inout信号，在仿真时给予了弱0或弱1的赋值，但是在综合后下板测试时，这种信号应该怎么处理呢？
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