请教vhdl和max+plusII的问题 vhdl, max, plusII, 请教

jyj

我使用的是max+plusII10.0baseline，但在编译vhdl程序时经常提示不支持某些特性，如卫式块语句，wait for 语句等，例如：
entity s is
    port(a:in bit; qut bit);
end s;
architecture behave of s is
    begin
        proca:process
            begin
                q<=a;
                wait for 5 ns;
        end process proca;
end behave;
提示不支持，请问为什么？