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[求助]关于vhdl的设计

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mjp8498发表于 2005-11-25 12:38 | 只看该作者

[求助]关于vhdl的设计

vhdl, 求助, 设计
  请问关于vhdl中输入信号的初始值像clk信号在vhdl中怎么定义,谢谢.
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boyfly发表于 2005-11-28 12:49 | 只看该作者
直接写呀   比如  ： CLK : STD_LOGIC :='0'
这样符合你的要求吗
我是天堂的使者，向我倾诉吧
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