[求助]为什么仿真时的时钟频率远远达不到综合报告中给出的频率？ 时钟, 频率, 仿真, 求助

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用ISE，综合报告中给出的Timing summery如下：
Minimum period: 3.434ns (Maximum Frequency: 291.172MHz)
Minimum input arrival time before clock: 1.636ns
Maximum output required time after clock: 8.351ns
Maximum combinational path delay: No path found
布局布线后仿真时testbench的时钟周期为8ns时正常，而当时钟周期为7ns时，输出结果为一串不定值，且报了一堆错，这是为什么？另外，综合报告中给出的上面四行的内容，具体表示什么意思同？它们之间是什么关系？　请各位前辈指点......