弱弱的问，如何用NC Verilog做后仿真 Verilog, 仿真

aries_xue

用ISE生成了timesim的文件，如何用NC verilog将ISE的库调用出来并进行后仿真呢，请教各位大侠

hhf0605

不知道!帮你顶一下!

minnow918

先要根据下面链接上的说明编译一下NC verilog的库。
http://www.xilinx-china.com/xlnx/xil_ans_display.jsp?iLanguageID=3&iCountryID=3&getPagePath=2554

如果ncsim的库是编译到C:/xilinx/verilog/ncsim， 然后在nc-sim项目中的lib文件中加入以下库的定义：
define unisims_ver C:/xilinx/verilog/ncsim/unisims_ver
define abel_ver C:/xilinx/verilog/ncsim/abel_ver
define cpld_ver C:/xilinx/verilog/ncsim/cpld_ver
define simprims_ver C:/xilinx/verilog/ncsim/simprims_ver
define uni9000_ver C:/xilinx/verilog/ncsim/uni9000_ver
define xilinxcorelib_ver C:/xilinx/verilog/ncsim/xilinxcorelib_ver

这样就也可以用ISE的库拉