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静态时序分析在高速FPGA设计中的应用[下载]
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vincent
发表于 2006-2-9 15:06
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静态时序分析在高速FPGA设计中的应用[下载]
时序
,
FPGA
,
静态
,
应用
,
下载
摘要:介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束。针对时序不满足的情况,提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用。实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在十可以全面、高效地完成验证任务。
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发表于 2006-2-9 15:08
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静态时序分析在高速FPGA设计中的应用:
http://bbs.chinaecnet.com/uploadImages/shixuFPGA.rar
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