The PLX PCI9054 is a 32-bit, 33-MHz PCI Bus general purpose PCI Master device. It acts as a
PCI bridge between the PCI bus and the user circuits. The PLX PCI9054 handles all of the PCI
signaling and software interfacing and translates the PCI bus cycles to a simple control, address,
data general interface for easy connectivity of memory and I/O devices.
It has two interfaces for this purpose which are designated as following:
− the PCI bus interface
− the Local bus interface
DSP+PCI数字信号处理方案可利用PC的强大功能实现对DSP的操作控制、数据分析和操作监视等。例如系统无需再有专门的人机界面（如键盘、监视屏），只需将数据上传至PC中显示即可。也可将PC作为主控机实现对数据流上下行的控制和工作模式选择等。DSP+PCI方案能充分满足数字图像、语音处理、高速实时数据处理等领域的应用，为DSP系统的低成本实现提供了解决方案。
使用可编程逻辑器件（FPGA/CPLD）根据实际需要的功能来设计，这种方式的成本低、灵活性高，但需要对PCI总线协议有充分的掌握，或者需要生产可编程逻辑器件的厂商提供PCI接口功能模块。由于PCI总线的规范较复杂，一般用户都会选择专用的PCI接口电路，无需详细理解底层的PCI总线协议，而只理解到应用层即可。
PCI9054芯片是目前主流的PCI总线接口芯片之一。从厂家提供的开发资料以及公开发表的论文来看，有相当多的内容都过于简单，甚至有不合理或错误的地方。
PIC9054采用多种先进技术，使复杂的PCI接口应用设计变得相对简单。该芯片是目前主流的PCI接口芯片之一，其功能和性能如下：
·符合PCI V2.2规范，包含PCI电源管理特性；
·支持PCI双地址周期，地址空间高达4GB；
PCI9054有M、C、J三种工作模式，可通过模式选择控制引脚MODE[1:0]进行控制。当MODE[1:0]=“11”时，PCI9054工作在M模式；当MODE[1:0]="00"时,PCI9054工作在C模式;当MODE[1:0]=“01”时，PCI9054工作在J模式；当MODE[1:0]="10"时，娄保留工作状态。
M模式可与Motorola MPC850或MPC860系列高性能微处理器进行无缝连接；C模式可与Intel i960系列高性能微处理器进行无缝连接；J模式地址和数据线复用，应用很复杂，不过在一些特殊的应用场合，利用J模式和TI公司6000系列DSP的HPI口进行接口，其控制逻辑将比其它模式简单得多。
事实上，C模式能够满足绝大多数的应用需求，而且C模式的本地总线操作时序最简单，逻辑控制相对容易，其开发难度相对较低，因此，如无特殊需求，建议采用C模式。
在PCI9054与本地总线的接口设计中，一般需采用一片可编程逻辑器件CPLD/FPGA进行逻辑控制。在其控制逻辑中，总线仲裁逻辑是最关键、最核心的部分，直接影响计算机运行的稳定性。如果总线仲裁逻辑设计不合理，当计算机对PCI扩展板上的硬件资源进行访问时，计算机将会死机，因此PCI9054本地总线的所有控制逻辑必须服从于总线仲裁逻辑。
以C模式为例。在C模式下，PCI9054的143脚LHOLD和144脚LHOLDA是总线仲裁输入输出信号控制引脚，从公开发表的论文来看，有人将这两个引脚直接与设计电路相连进行总线仲裁逻辑设计，结果计算机运行很不稳定，经常莫名其妙地死机。仔细分析这种方式设计的电路会发现，该设计电路其实是利用器件的引脚传输延时配合总线仲裁电路的时序关系的。一般情况下，当环境温度、工作电压等外界因素变化时，大多数据逻辑器件的引脚延时会有相应的变化，因此用器件引脚延时设计出的总线仲裁逻辑电路运行不稳定应该是预料之中的事。
利用D触发器只在触发时钟有效边沿对信号敏感的特性进行设计，提高电路运行的稳定性，是可编程逻辑器件设计中的一种常用技巧。
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