！！重金诚聘VHDL高手帮做大学的小课程设计 VHDL, 重金, 课程, 大学, 高手

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本人在加拿大就读学位，有一门课的大作业(project)用VHDL设计一个8位平方器，5月5日交，来不及了，眼看要完蛋，一门课不过学位就拿不到了。想请国内朋友帮忙！
 
详细要求在这里：
 
http://users.encs.concordia.ca/~asim/COEN_6501/project.html
 
 
要求做的是WINTER 2006那个，上面还有往届2003/2004/2005的样本供写REPORT时参考。
 
只要熟悉VHDL编程和Synopsys/Cadence软件的中级以上水平就可以,应该是小菜。如果不熟悉英语的，可以只写中文的我来翻译的，也可以不做全只做关键部分的。这些我都是付费的，可商量（至少给1000以上）。我可以让家里给您汇款的。（想骗钱的切勿打扰！学位经不起骗的！）

 

 
email: mtlsingergmail.com
如果您有意务必留您电话！（时差12小时），请不要在这里回帖!我可能不再上这里来了。直接联系我！！
 
急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！急！

mage1982

END 信号是输入还是输出？
是为了强行宣布结束，还是计算完后的提示？

还有用简单的VHDL语法 N * N 不就自动得到16位的乘积了吗？
还是说必须按位操作？如果这两点讲不清楚，我做不下去

mage1982

http://bbs.chinaecnet.com/uploadImages/Squarer.rar

我不会VHDL，我用Verilog写了一个，加上测试文件。
祝你好运！！！
另外，实在不行就送老师点Money试试！！！
这是我能够做的全部了

mage1982

再说一下
这个Project的核心就是解决乘法的问题
8Bit乘法有许多算法，我提供了一个非常简单的，因此对于延迟方面处理的不好
这里乘数和被乘数相同，但是强烈建议你认为分开，
制作一个循环，8bit就7个循环，然后考察乘数的每一位；
比如RA[0] = 0，那么就继续往前走
如果遇到比如RA[1] = 1； 那么16bit的寄存器就等于8bit被乘数按循环节左移后的累加。
这样带来了两个问题，首先是电路的不稳定状态过长，因此需要降低数据频率并增加时钟频率；其次是由于16bit位的限制，如果数据过大再相乘，会超过16bit的限制

因此，为了应付毕设，建议你时钟提高到1ns（1GHZ）, 数据频率1us,
选取数据一定要小！呵呵愿你顺利过关，并经常光顾这里