Modelsim仿真遇到的问题 Modelsim, 仿真

luxj123

我编的VHDL程序在行文仿真时没有问题，可是在post-Translate仿真时，却总是提示：

Failure: Default binding had errors for entity  "key_schedule_pipe" on the component declaration of line 52. See the compiler messages.

在test Bench文件中key_schedule_pipe 的定义是这样的：

COMPONENT key_schedule_pipe
 ORT(
  clock : IN std_logic;
  reset : IN std_logic;
  KS_LOADCV : IN std_logic;
  KS_CV : IN std_logic_vector(127 downto 0);
  KS_ENC : IN std_logic;         
  KS_ROUND_KEY : OUT PIPE_KEY_TYPE  );
 END COMPONENT;

其中数据类型PIPE_KEY_TYPE是自定义的三维数组类型。

luxj123

52行就是component的最后一行：KS_ROUND_KEY : OUT PIPE_KEY_TYPE ); 在前仿时没有问题

luxj123

test bench文件在begin后面的语句为
uut: key_schedule_pipe PORT MAP(
clock => clock,
reset => reset,
KS_LOADCV => KS_LOADCV,
KS_CV => KS_CV,
KS_ENC => KS_ENC,
KS_ROUND_KEY => KS_ROUND_KEY
);
提示出错的一行为最后一行的括号，即使把KS_ROUND_KEY => KS_ROUND_KEY放在前面，依然是最后一行出错。KS_ROUND_KEY为三维数组，编译，前仿都没有问题。

minnow918

看看technology view，KS_ROUND_KEY 是不是被优化了或者部分优化了