新手，请教各位大侠一个问题。 新手, 大侠, 请教

kaiser168

用ISE 6.2设计时，FPGA和CPLD在实现这一步上是不时有区别？

我用时发现FPGA包括translate、map、place&route，  而用CPLD时却只有translate、fit两步。

不同的原因是不是因为两者内部结构的不同？

请大侠们指点下小弟。