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下面列出了模拟电路设计的九个阶段，你可以看看自己是那个阶段的水平。
一段
你刚开始进入这行，对PMOS/NMOS/BJT什么的只不过有个大概的了解，各种器件的特性你也不太清楚，具体设计成什么样的电路你也没什么主意，你的电路图主要看国内杂志上的文章，
教科书上现成的电路，你总觉得他们说得都有道理。你做的电路主要是小规模的模块，做点差分运放，带隙基准的仿真什么的你就计算着发文章，生怕到时候论文凑不够。总的，基本上看见运放还是发怵。你觉得spice是一个非常难以使用而且古怪的东西。
二段
你开始知道什么叫电路设计，天天捧着本教科书在草稿纸上狂算一气。你也经常开始提起技术参数，Vdsat、lamda、early voltage、GWB、ft之类的。总觉得有时候电路和手算得差不多，有时候又觉得差别挺大。你也开始关心电压，温度和工艺的变化。例如低电压、低功耗系统什么的。是超高速高精度的什么东东，时不时也来上两句。你设计电路时开始计划着要去tape out，虽然tape out看起来还是挺遥远的。阶段中，你觉得spice很强大，但经常会AC仿真结果不对而大伤脑筋。
三段
你已经和PVT斗争了一段时间了，但总的基本上还是没有几次成功的设计经验。你觉得要设计出真正能用的电路真的很难，你急着想建立自己的信心，可你不知道该怎么办。你开始阅读JSSC博士论文什么的，可你觉得他们说的是一回事，真正的芯片又不是那么回事。你觉得Vdsat什么的指标实在不够精确，仿真器的缺省设置也不够满足你的要求，于是你试着仿真器参数，试着换一换仿真器，但是可
给出的结果仍然是有时准有时不准。你上论坛，希望得到高手的指导。可他们也是语焉不详，说得东西有时对有时不对。阶段中，你觉得spice虽然很好，但是帮助手册写的太不清楚了。
四段
你有过比较重大的流片失败经历了。你知道要做好一个电路，精益求精，战战兢兢的仔细检查每一个细节。你发现在设计过程中有不曾设想过的问题，想要做好电路完整的把握每一个。于是你开始系统地重新学习在大学毕业时已经卖掉的课本。你把能能找到的相关资料都仔细的看了一边，希望能从中找到更有启发性的想法。你已经清楚地知道了你达到的电路指标和性能，你也知道了电路设计本质上是做合理的折中。可你搞不清“合理” 是怎么确定的，不同指标
的折中如何选择才好。你觉得要设计出一个适当的正常工作的电路真的太难了，你不相信在世界上有人可以做到他们宣称的那么好，聪明如你都觉得面对如此纷杂的选择束手无策，他们怎么做得到?阶段中，你觉得spice功能还是太有限了，而且经常对着"time step too small"的出错信息发呆，偶尔
下你还会创造出巨大的仿真文件让
人和电脑崩溃。
五段
你觉得竞争对手的东西不过如此而已。你开始有一套比较熟悉的设计方法。但是你不知道如何更加优化你手头的工具。你已经使用过别人编好的脚本语言，但经常碰到问题的时候不能想起来用awkperl搞定。你开始大量的占用服务器的仿真时间，你相信
大量的仿真，你可以清楚地把你设计的模块到合适的样子。有时候你觉得做电路设计简直是太无聊了，实在不行的话，你在考虑是不是该放弃了。阶段中，你觉得spice好是好，但是比起 fast spice系列的仿真器来，还是差远了;你开始不相信AC仿真，取而代之的是大量的transient仿真。
六段
你开始明白在世界中只有最合适的设计，没有最好的设计。你开始有一套真正属于自己的设计方法，你会倾向于某一种或两种仿真工具，并熟练的使用他们评价你的设计。你开始在设计中考虑PVT的变化，你知道一个电路从开始到现在的演化过程，并针对不同的应用对他们进行裁减。你开始关注功耗和面积，你tape out的芯片开始有满足产品要求了。但是有时候你还是不能理解
系统的设计方法，并且犯下愚蠢的错误并导致灾难性后果。你开始阅读 JSSC时不只是挑一两片文章看看，或许把JSSC厕所读物对你是一个不错的选择。在阶段中，你觉得spice是一个很伟大的工具，你知道如何在spice中对精度和速度做合理的仿真，并随时做出最合适的选择。
七段
你开始真正理解模拟电路设计的本质，无论对于高精度系统还是高速度系统都有自己独有的看法和经验。你可以在系统级对不同的模块指标进行折中以换取最好的性能。你会了解一个潜在的市场并开始自己的产品定义，并且你知道只要方法正确，你设计出的产品会具有很好的竞争力。你可以从容的从头到脚进行整个电路的功能和指标划分，你了解里面的每一个技术细节和他们的折中会对于你的产品有怎样的影响。你开始关注设计的可靠性。在阶段中，你觉得spice是一个很实用的工具，并喜欢上了蒙特卡洛仿真，但你还是经常抱怨服务器太慢，虽然你经常是在后半夜运行仿真。
八段
时候成功的做出一个芯片对你是家常便饭，就象一名驾驶老手开车一样，遇到红灯就停、绿灯就行。一个产品的设计对于你几乎都是无意识的。你不再对着仿真结果不停的参数和优化，更多时候之很少量的仿真就可以结束一个模块的设计了。你清楚地感觉到某一个指标的电路模块在技术上是的还是不的。你不用关心具体模块的噪声系数信噪比失真度。你只知道它是可以被设计出来就可以了，更详细的技术指标对你毫无意义。你开始觉得JSSC上的东西其实都是在凑数，有时候认为JSSC即使厕纸也不合格(太薄太脆)。你觉得spice偶尔用用挺好的，但是实在是不可靠，的时候看看工作点就差不多够了。
九段
候的你对电路已经料如指掌，你可以提前预知技术下一轮的发展方向。一年你只跑上几次仿真，也一仿真
几年。你很少有画电路图的时候，多数时间你在打高尔夫或是在太平洋的某个小岛钓鱼。除了偶尔在ISSCC上凑凑热闹，你从不和别人说起电路的事，你知道没人能明白。 |
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