状态机设计与实现的讨论！！！

设计、编写了一些VHDL和VerilogHDL状态的代码，在测试和实验中，发现了在状态机设计和编写过程中有很多可以值得注意的问题，在下希望与各位一起就状态机的设计原理、状态机编码、状态转换条件、状态机中的延时、状态转换时的信号变化等问题一起讨论！

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FINGU-RF发表于 2006-7-18 15:54 | 只看该作者

小弟想了解一下！版主要是有这方面的经验的话，能不能分享一下呢？？

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outside发表于 2006-8-2 15:00 | 只看该作者

小弟也想知道阿！大家来讨论一下吧

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conan803发表于 2006-12-1 17:20 | 只看该作者

我现在也被这个搞的都头疼了,想我一下状态机的状态怎么定啊,最近用两片SRAM 形成乒乓结构传输数据,想问一下在在我这里面,状态机里有哪几个状态!!![em01]

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huanglixing发表于 2006-12-2 16:12 | 只看该作者

状态及，我觉得也是有点头疼，嘿嘿

学数字电路就好了

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