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verilog 语法问题请教!

verilog 语法问题请教!

请问:


assign a=b==c;


什么意思?


是否在b=c的情况下a=1还是另有意思?谢谢!

这个??怎么 会有这样的问题呢 ??

assign a=b==c;为

assign a=(b==c);

[此贴子已经被作者于2006-8-22 13:36:54编辑过]

提供FPGA设计与咨询(收费),如和器件相关则仅限于altera公司产品。本人有altera公司的多个IP core,欢迎联系:QQ75265208!
更正:assign a=b==c;的意思为assign a=(b==c);

a


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