当滤波器阶数确定好后，还可以采取多种措施减少实际滤波器中的乘法器数量。下面将对此进行介绍。
表1：可减少WiMax系统设计中乘法器数量的四种技术
 三种专用于变频器的乘法器节省技术
1. 对称抽取和内插滤波器
系数对称的DDC抽取滤波器和DUC内插滤波器可以用来获得最多50%的乘法器节省效果。在对称条件下，n个抽头的FIR滤波器系数h(0)、h(1)、…、h(n)满足h(k)=h(n-k){0≤k≤n}.
由于h(k)=h(n-k)、h(k)与两个相关样本之和的乘积可以一次完成，因此所需乘法器的数量可以最多减少2倍(对于偶数个系数)。在FPGA中，可以利用低成本的逐位进位逻辑实现使用相同系数的两个数据样本的加法。
2. 通过分布式运算功能并利用EBR存储器块实现FIR滤波器
对乘法器密集应用(如DDC或DUC)来说，FPGA资源的高效使用特别重要。将存储器和LUT结构资源用作乘法器可以显著提升实现效率。EBR和这种结构的分布式存储器可以用作使用分布式存储器技术的FIR滤波器乘法器。分布式存储器技术也被称为软乘法技术，使用这种技术通常可以使FPGA器件中的乘法器数量增加2到5倍。
从图3可以看出如何使用EBR实现使用分布式算术技术的FIR滤波器。样本被串行移位进EBR地址总线。在EBR内部有一个预计算的结果乘法表以及带合适系数的各个输入样本比特(地址比特)总和。累加器将累加n个(n是样本比特分辨率)中间结果，并在n个时钟周期后提供完整的FIR滤波结果。
 图3：将块存储器用作FIR乘法器
3. CIC滤波器使用加法器而不是乘法器
用CIC乘法器代替某些内插/抽取FIR滤波器链部分是另一种减少实现所需乘法器数量的方法。CIC乘法器没??/下变频通常要求数百阶的大范围速率变化。高速率变化内插或抽取滤波器在硬件方面非常昂贵。CIC滤波器也被称为Hogenauer滤波器，可以用作低成本的高因数抽取或内插滤波器。它们可以用来在数字系统中取得任意的和很大的速率变化，并能够仅使用加法器和减法器高效实现。因为FPGA有很快的进位链用于实现加法器，因此CIC滤波器非常适合FPGA实现。积分器和梳状滤波器的结构与特性请参见表2。
表2：梳状滤波器和积分器的结构与特性
 利用IP核实现变频器和OFDM
用Lattice的FPGA实现DDC或DUC变频器相当简单，因为FPGA提供了作为IP内核使用的重要组成器件。将CIC滤波器用作数据速率转换中内插器的应用如图4所示，它给出了用作数字无线应用中的变频器的CIC内插器的使用。
 图4：用于数字无线电应用的数字上变频器
数字上变频器使用以下一些IP内核配置：
1. FIR滤波器(63个抽头的内插滤波器);
2. FIR滤波器(31个抽头的内插滤波器);
3. CIC滤波器(速率在8到2K之间可编程的内插CIC滤波器);
4. NCO(带正弦和余弦输出的NCO)。
LatticeECP2/M的优势
LatticeECP2/M系列低成本FPGA具有多种与WiMax系统设计高度相关的高性能特性。在其他低成本FPGA系列器件中很难找到这些特性，而只能在昂贵的高端FPGA产品中才能找到：
1. 带硬连线的乘法器、加法器/累加器模块和管线级的高性能DSP模块;
2. 速率高达3.125Gbps的SERDES收发器通道，支持无线电头部和基带数字板之间的CPRI和OBSAI接口;
3. 在LatticeECP2/M存储器增强系列产品中数量众多的18kB EBR存储器块;
4. 支持ADC/DAC接口的高速LVDS I/O，输入和输出速率均可高达840Mbps;
5. 低成本的LatticeECP2/M系列器件均可提供这些丰富和高性能的资源，而价格远低于其他FPGA器件。WiMax系统设计师还能使用多种设计技术减少所需DSP乘法器的数量，从而让用户有可能使用更小、更便宜的FPGA器件。 | 
