EDA技术与FPGA设计应用 集成电路, 计算机技术, electronic, 电子技术, 电子产品

天空之云

---eda（electronic design automation，电子设计自动化）技术基于计算机辅助设计，它融合了应用电子技术、计算机技术、信息处理技术、智能化技术的最新成果，以实现电子产品的自动设计。eda是现代电子设计技术的核心，在现代集成电路设计中占据重要地位。fpga（field programmable gate array，现场可编程门阵列）作为可编程逻辑器件的典型代表，它的出现及日益完善适应了当今时代的数字化发展浪潮，它正广泛应用在现代数字系统设计中。

eda技术与fpga原理
1．eda技术特征
---eda是电子设计领域的一场革命，它源于计算机辅助设计（cad，computer aided design）、计算机辅助制造（cam，computer aided made）、计算机辅助测试（cat，computer aided test）和计算机辅助工程（cae，computer aided engineering）。利用eda工具，电子设计师从概念、算法、协议开始设计电子系统，从电路设计、性能分析直到ic版图或pcb版图生成的全过程均可在计算机上自动完成。
---eda代表了当今电子设计技术的最新发展方向，其基本特征是设计人员以计算机为工具，按照自顶向下的设计方法，对整个系统进行方案设计和功能划分，由硬件描述语言完成系统行为级设计，利用先进的开发工具自动完成逻辑编译、化简、分割、综合、优化、布局布线（par，place and route）、仿真及特定目标芯片的适配编译和编程下载，这被称为数字逻辑电路的高层次设计方法。
---作为现代电子系统设计的主导技术，eda具有两个明显特征：即并行工程（concurrent engineering）设计和自顶向下（top-down）设计。其基本思想是从系统总体要求出发，分为行为描述（behaviour description）、寄存器传输级（rtl，register transfer level）描述、逻辑综合（logic synthesis）三个层次，将设计内容逐步细化，最后完成整体设计，这是一种全新的设计思想与设计理念。
2．fpga原理
---今天，数字电子系统的设计方法及设计手段都发生了根本性变化，正由分立数字电路向可编程逻辑器件（pld，programmable logic device）及专用集成电路（asic，application specific integrated circuit）转变。fpga与cpld（programmable logic device，复杂可编程逻辑器件）都属于pld的范畴，它们在现代数字系统设计中正占据越来越重要的地位。
---fpga是由用户编程来实现所需逻辑功能的数字集成电路，它不仅具有设计灵活、性能高、速度快等优势，而且上市周期短、成本低廉。fpga设计与asic前端设计十分类似，在半导体领域中fpga应用日益普及，已成为集成电路中最具活力和前途的产业。同时，随着设计技术和制造工艺的完善，器件性能、集成度、工作频率等指标不断提升，fpga已越来越多地成为系统级芯片设计的首选。
---fpga由pal（可编程阵列逻辑）、gal（通用阵列逻辑）发展而来，其基本设计思想是借助于eda开发工具，用原理图、状态机、布尔表达式、硬件描述语言等方法进行系统功能及算法描述，设计实现并生成编程文件，最后通过编程器或下载电缆用目标器件来实现。
---fpga器件采用逻辑单元阵列（lca，logic cell array）结构、sdram工艺，其中lca由三类可编程单元组成。
---（1）可配置逻辑块（clb，configurable logic block）：被称为核心阵列，是实现自定义逻辑功能的基本单元，散布于整个芯片；
---（2）输入/输出模块（iob，input/output block）：排列于芯片四周，为内部逻辑与器件封装引脚之间提供可编程接口；
---（3）可编程互连资源（pi，programmable interconnect）：包括不同长度的连线线段及连接开关，其功能是将各个可编程逻辑块或i/o块连接起来以构成特定电路。
---全球生产fpga的厂家很多，但影响力最大的是xilinx公司和altera公司，世界上第一片fpga是在20世纪80年代中期xilinx公司率先推出的。不同厂家生产的fpga在可编程逻辑块的规模、内部互连线结构及所采用的可编程元件上存在较大差异，实际使用时应注意区分。

fpga设计应用及优化策略
1．fpga设计层次分析
---fpga设计包括描述层次及描述领域两方面内容。通常设计描述分为6个抽象层次，从高到低依次为：系统层、算法层、寄存器传输层、逻辑层、电路层和版图层。对每一层又分别有三种不同领域的描述：行为域描述、结构域描述和物理域描述。
---系统层是系统最高层次的抽象描述，针对于电子系统整体性能。算法层又称为行为层，它是在系统级性能分析和结构划分后对每个模块的功能描述。算法层所描述的功能、行为最终要用数字电路来实现。而数字电路本质上可视为由寄存器和组合逻辑电路组成，其中寄存器负责信号存储，组合逻辑电路负责信号传输。寄存器传输层描述正是从信号存储、传输的角度去描述整个系统。寄存器和组合逻辑本质上是由逻辑门构成，逻辑层正是从逻辑门组合及连接角度去描述整个系统。
---fpga各个描述层次及综合技术关系如图1所示。传统的综合工具是将寄存器传输级（rtl）的描述转化为门级描述。随着以行为设计为主要标志的新一代系统设计理论的不断成熟，能够将系统行为级描述转化为rtl描述的高层次综合技术不断涌现。
---作为现代集成电路设计的重点与热点，fpga设计一般采用自顶向下、由粗到细、逐步求精的方法。设计最顶层是指系统的整体要求，最下层是指具体的逻辑电路实现。自顶向下是将数字系统的整体逐步分解为各个子系统和模块，若子系统规模较大则进一步分解为更小的子系统和模块，层层分解，直至整个系统中各子模块关系合理、便于设计实现为止。

2．vhdl在fpga设计中的应用
---集成电路设计规模及复杂度不断增大，用传统原理图方法进行系统级芯片设计已不能满足设计要求，而硬件描述语言（hdl，hardware description language）在进行大规模数字系统设计时具有诸多优势，因此利用硬件描述语言进行系统行为级设计已成为fpga与asic设计的主流。目前最流行、最具代表性的硬件描述语言是美国国防部（dod）开发的vhdl（vhsic hardware description language）和gda（gateway design automation）公司开发的verilog hdl。
---vhsic代表very high speed integrated circuit，因此vhdl即甚高速集成电路硬件描述语言。vhdl语法严格，1987年即成为ieee标准，即ieee std 1076-1987，1993年进一步修订成为ieee std 1076-1993。
---vhdl作为ieee标准，已得到众多eda公司支持，其主要优点有：
● 描述能力强，支持系统行为级、寄存器传输级和门级三个层次设计；
● 可读性好、移植性强，其源文件既是程序又是文档，便于复用和交流；
● 支持自顶向下的设计和基于库（library-based）的设计；
● 支持同步、异步及随机电路的设计；
● 与工艺无关，生命周期长。
---vhdl语言主要应用在行为层和寄存器传输层，这两层可充分发挥出vhdl面向高层的优势。利用vhdl实现数字电路的实质是利用综合工具将高层次描述转化为低层次门级描述，其中综合可分为三个层次：高层次综合（high-level synthesis）、逻辑综合（logic synthesis）和版图综合（layout synthesis）。

3．基于vhdl的fpga系统行为级设计
---基于vhdl的fpga设计基本流程及详细流程分别如图2和图3所示，具体包括以下重要环节：设计输入（design entry）、设计综合（design synthesis）、设计约束（design constraints）、设计实现（design implement）、设计仿真（design simulation）和器件编程（device programming）。
---设计输入主要采用hdl（硬件描述语言）、ecs（engineering schematic capture，原理图编辑器）和fsm（finite state machine，有限状态机）；
---设计综合就是依据逻辑设计描述和约束条件，利用开发工具进行优化处理，将hdl文件转变为硬件电路实现方案，其实质就是优化设计目标的过程；
---设计约束主要包括设计规则约束、时间约束、面积约束三种，通常时间约束的优先级高于面积约束；
---设计实现对于fpga分为编译规划、布局布线（par，place and route）、程序比特流文件产生；对于cpld则是编译、配置、比特流文件产生；
---设计仿真分为功能仿真和时序时延仿真。功能仿真在设计输入之后、综合之前进行，只进行功能验证，又称为前仿真。时序时延仿真在综合和布局布线之后进行，能够得到目标器件的详细时序时延信息，又称为后仿真；
---器件编程是指在功能仿真与时序时延仿真正确的前提下，将综合后形成的位流编程下载到具体的fpga/cpld芯片中，又称芯片配置。fpga/cpld编程下载通常可使用jtag编程器、prom文件格式器和硬件调试器三种方式，其中jtag（joint test action group，联合测试行动组）是工业标准的ieee 1149.1边界扫描测试的访问接口，用作编程功能可省去专用的编程接口，减少系统引出线，有利于各可编程逻辑器件编程接口的统一，因此应用广泛。

4．fpga设计优化及方案改进
---在fpga设计中，必须首先明确hdl源代码编写非常重要；不同综合工具包含的综合子集不同致使有些hdl语句在某些综合工具中不能综合；同一逻辑功能可用不同hdl语句进行描述，但占用资源却可能差别很大。同时应当深刻理解并发性是硬件描述语言与普通高级语言的根本区别，因而设计硬件电路不能受传统顺序执行思维的束缚。
---此外，我们应当清楚速度优化与面积优化在fpga设计中占有重要地位。对于大多数数字系统设计而言，速度常常是第一要求，但fpga结构特性、综合工具性能、系统电路构成、pcb制版情况及hdl代码表述都会对工作速度产生重要影响。我们通过在电路结构设计中采用流水线设计、寄存器配平、关键路径法可以进行速度优化。
---（1）流水线设计
---流水线（pipelining）技术在速度优化中相当流行，它能显著提高系统设计的运行速度上限，在现代微处理器、数字信号处理器、mcu单片机、高速数字系统设计中都离不开流水线技术。图4与图5是流水线设计的典型图示，其中图4未使用流水线设计，图5采用了2级流水线设计，在设计中将延时较大的组合逻辑块切割成两块延时大致相等的组合逻辑块，并在这两个逻辑块中插入了触发器，即满足以下关系式：ta=t1+t2，t1≈t2。通过分析可知，图4中fmax≈1/ta；图5中流水线第1级最高工作频率fmax1≈1/t1，流水线第2级最高工作频率fmax2≈1/t2≈1/t1，总设计最高频率为fmax≈fmax1≈fmax2≈1/t1，因此图5设计速度较图4提升了近一倍。流水线工作原理可用图6表示。
---（2）寄存器配平（register balancing）
---寄存器配平是通过配平寄存器之间的组合延时逻辑块来实现速度优化，如图7、图8所示。图7中两个组合逻辑块延时差别过大，导致设计总体工作频率fmax取决于t1，即最大的延时模块，从而使设计整体性能受限。通过对图7设计进行改进，将延时较大的组合逻辑1的部分逻辑转移到组合逻辑2中，成为图8结构，以减小延时t1，使t1≈t2，且满足t1+t2=t1+t2。寄存器配平后的图8结构中fmax≈1/t1>1/t1，从而提高了设计速度。
---（3）关键路径法
---关键路径是指设计中从输入到输出经过的延时最长的逻辑路径，优化关键路径是提高设计工作速度的有效方法。图9中td1>td2，td1>td3，关键路径为延时td1的模块，由于从输入到输出的延时取决于延时最长路径，而与其他延时较小的路径无关，因此减少td1则能改善输入到输出的总延时。
---在优化设计过程中关键路径法可反复使用，直到不可能减少关键路径延时为止。许多eda开发工具都提供时序分析器可以帮助找到延时最长的关键路径，以便设计者改进设计。对于结构固定的设计，关键路径法是进行速度优化的首选方法，可与其他方法配合使用。
---在fpga设计中，面积优化实质上就是资源利用优化，面积优化有多种实现方法，诸如资源共享、逻辑优化、串行化，其中资源共享使用较多，下面举例说明。
---在利用fpga设计数字系统时经常遇到同一模块需要反复被调用，例如多位乘法器、快速进位加法器等算术模块，它们占用芯片资源很多，使系统成本及器件功耗大幅上升，因而使用资源共享技术能够显著优化资源。图10和图11是资源共享的一个典型实例，由图可见使用资源共享技术节省了一个多位乘法器，从而达到减少资源消耗、优化面积的目的。