摘要 集成电路进入了超深亚微米领域，金属层增加，线宽减小，使电路的性能和密度都得到了很大的提高，但也引入了愈来愈严重的互连线效应，并最终引发了信号完整性问题。 在这其中，
串扰噪声是一个关键的问题，论述了TD-S
CDMA芯片设计中串扰噪声的成因及影响，介绍了串扰预防、分析和修复的一般方法。
关键词 串扰 信号完整性 超深亚微米 噪声
0、引言
在超深亚微米工艺条件下，芯片设计在考虑时延的同时还要考虑到信号完整性。由信号完整性引起的逻辑和时序问题，常使芯片不能实现时序的正确收敛，或在测试过程中不能正常工作。信号具有良好的信号完整性是指信号在需要的时候具有所必达到的电压电平数值[1]。在影响信号完整性的诸因素之中，串扰是最常见也是最需迫切解决的问题之一。当2个或2个以上的
布线路径存在一定距离并呈并行分布时，彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容，串扰由此而来。
在超深亚微米工艺以前，串扰并没有被忽视，但是也没有通过分析来预防以及修复，一般都是在满足了时延要求之后手工修复的。在超深亚微米工艺时代，由于特征尺寸、线宽、间距等因素引起的串扰噪声越来越多，原来的方法已不能够完全解决串扰问题。伴随每一次新工艺出现的是金属线以及大量耦合电容的增加，同时由他们引起的串扰噪声也大幅度增加。
随着每次超深亚微米新工艺技术的出现，特性尺寸、线宽和线间距都将进一步缩小，设计人员都想在裸片保持不变的情况下，把更多功能挤进片上系统中，这无疑将大大增加布线的复杂度，使得线路更加拥挤。由于金属阻抗与其宽度成反比，为追求更小的阻抗，金属线的厚度不断地增加，层数也不断增加，且金属线的长度比以往更长。这种趋势导致金属之间的交叉耦合电容增加。另外，由于芯片上叠加了更多的金属层，高金属层与基底层之间的距离加大，从而减小了对地的电容量，从而使金属线之间交叉耦合电容的比重不断上升，串扰效应对复杂数字电路的影响也越来越大。我们完全可以说，对于超深亚微米芯片设计，详尽的串扰分析和设计解决是整个设计流程不可或缺的一环。下面，我们就电容性串扰效应的成因、对信号完整性的影响、预防、分析和设计解决展开全面的论述。
1、串扰效应
图1所示为信号网间串扰，电路包含了3个信号网（A，B，C），它们间通过电容C1，C2耦合。为便于说明，先定义“攻击”网（aggressor）和“受害”网（victim）：由于自身的逻辑电平发生变化，通过电容耦合而对其他信号产生影响的信号网称为“攻击”网；受到影响而导致自身逻辑电平发生异常的信号网称为“受害”网。如果一个“攻击”网信号发生变化，可导致邻近的“受害”网瞬态呈现一个异常的逻辑值，该值即噪声。对于每个信号网来说，可能存在多个攻击信号网，电路分析时，如果将各个攻击网都考虑进去，则必然要消耗大量的时间和计算资源[2]。因此，通常串扰分析工具将各个攻击网的噪声峰值统加起来后，再应用到受害网（对受害网来说，这属于最坏情况）。
图1 信号网间的串扰
当串扰产生的噪声传输到一个锁存器（触发器、寄存器）的输入，会引起逻辑的异常改变而导致逻辑运算出错。通过分析各个单元的噪声传输模型，可使必须要有额外间距的串扰敏感
网络的数量减少。噪声传输模型在输入波形的基础上定义了输出波形的峰值与宽度，如果输入波形的峰值和宽度小于分析所确定的门限值，那么，噪声就无法通过该单元。依据攻击网和受害网的信号传输方向，串扰对时延的影响可分为2种：（1）2者传输方向相反，会导致受害网时延增加；（2）2者传输方向相同，会导致受害网时延减少。串扰对时序的影响，将导致高速芯片不能以最快速度工作。因为“受害”网的时序是通过门电路的时延、相互连接的延迟以及相邻网的状态决定的，因此，由串扰产生的时序问题微妙而复杂。每个周期都存在延迟，而不仅仅是互连引起的延迟，这些延迟的变化会造成时序无法收敛[3]。
2、串扰避免
我们在设计的初期就应注意减少串扰的发生，对于那些无法避免串扰的线路要进行修改，尽量减少串扰。在布局阶段，首先要注意到的是尽量避免在某个区域过于阻塞（congested），因为阻塞的区域有可能会增加金属线的密度以至于造成串扰[4]。其次可以通过平衡时钟脉冲相位差（clock skew）来防止设计中出现过快或者过慢的信号跳变（transition）。过快的信号跳变出现在攻击网上会增加串扰，一些耦合电容较大、驱动较弱、信号跳变较慢的线往往就是潜在的受害网。非时延关键路径如重置或者扫描线路一般都是驱动较弱的网，它们往往比较长并且从属于许多潜在的攻击网。重置线路上的一个噪声毛刺会造成芯片上的重置信号断断续续，而噪声出现在扫描线路上则会影响整个芯片的测试。
芯片在布线之前对串扰进行预防是非常重要的，在布线阶段，抑制串扰有很多办法：1）增大金属线的间距；2）通过金属层的选择减少耦合以及阻抗；3）减小平行线的长度；4）增加接地电容；5）加入屏蔽；6）加入缓冲器；7）改变门的大小；8）线网重布。
屏蔽和增大间距是有效减少串扰噪声的最基本手段，但需要附加的布线资源严重受芯片目标面积的制约，通常只应用于关键线网，如时钟树。增加接地电容和增大驱动器尺寸不需要更多的布线资源，但需要附加单元面积，且增加接地电容还会影响工作速度。通过线网重布，分开噪声互相敏感的连线，使相邻信号不同时开关，但这与设计相关，只对某些特定设计有用。对于较长的并行总线，可以在其间插入反向驱动的信号网或者利用反相器在物理位置上交错驱动。某些特定设计采用双轨信号设计技术，如RAM阵列的位线或DCVSL逻辑系列。通过合理布线，有可能构造出最小耦合[5]。对于现在的工艺条件下，也可以通过金属层的不同选择来防止耦合，比如说这条线选择的是金属层1，而另一条线则可以跳开金属层2选择金属层3，以达到减少耦合的目的。
目前，布线后再进行串扰分析的做法已无法满足设计要求。从复杂的布局到具体的布线都要求在设计的各个阶段开展信号完整性分析。设计工程师使用不同工具时应全面考虑信号完整性、时序、功率和芯片面积等问题。当出现串扰问题时，这些工具必须能确定解决串扰问题的自动化设计方法，同时不影响其它设计参数。
3、串扰分析以及修复
在布线完成以后，必须进行详细的串扰分析以确定设计中是否还存在串扰问题，同时还要分析由串扰引起的潜在的功能和时延问题。功能验证必须包括对每个金属线上潜在的串扰噪声毛刺以及传播到存储单元如锁存器或者触发器的毛刺的计算，通过这些计算来确定这些毛刺是否引起存储逻辑状态的变化[6]。修复串扰问题可以采用的方法有：1）增强“受害”网的驱动；2）减弱“攻击”网的驱动；3）加入缓冲器和中继器；4）增加间距；5）在金属线之间加入一个屏蔽；图2为修复串扰的方法示意图。
图2 修复串扰的方法
一般情况下不采用插入缓冲器的方法，因为它会引入额外的时延，可能会在关键路径（最大或最小时延路径）引起时序错误，而且它还会增加总的芯片功率。从电路设计来看，中继器（repeater）插入是最有效、使用最广泛的噪声杀手之一，不仅滤除噪声，而且减少电感环路。其原理是基于电容的局部性，要素包括RC/RLC树、缓冲器库和插入点选择[7]。互连关键点上是否要插入中继器，依赖于负载、所需的到达时间和斜率、信号极性。然而，中继器插入所需数量太大，随着工艺缩小其面积和功耗大大增加，还存在许多设计局限性，如驱动双向和多源总线增加中继器设计问题[8]。
4、结束语
一个包含预防、分析以及修复的信号完整性的解决办法将显著的缩短设计周期及产品流入市场的时间，同时也是超深亚微米芯片设计成功的关键。
在超深亚微米工艺条件下，信号完整性问题包括串扰是一个有待深入研究的领域，新方法和新技术的采用将对芯片设计乃至集成电路设计方法学、设计流程、CAD工具以及设计人员的思维方式产生深远的影响。
