求助：Xilinx 6.3 assign package pins时没有input pins pins, package, input, Xilinx, assign

hddme

在我的VHDL程序里，语法检查和simulation都没问题了，现在想 download到spatan3板子上， 但是在assign package pins的时候，我发现在xilinx pace 里面的I/O pins里， 所有的input pin都没有显示出来，比如clk， rst等input，只有一些output的在那里。我尝试用text方式编好后，assign package pins出错误Could not find net(s) 'clk'    in the design.弄了好久没有找到问题。哪位高手能告诉我是怎么回事？谢谢了！！
我用的ise6.3, VHDL语言编程。

hddme

请问大侠怎么直接在程序里写呢？ 
我自己试过用text方式编辑ucf文件，自己加了clk的input pin，也assign了管脚，
但是保存编译的时候会出现错误"Could not find net(s) 'clk' ".
这个问题弄了好些天了，很着急，忘高手不吝指教！！！