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system generator硬件协同仿真时序不收敛的简单解决办法

system generator硬件协同仿真时序不收敛的简单解决办法

system generator硬件协同仿真时,一些很简单的电路也无法达到时序收敛,这个问题困扰了我很久。
在读了《Verilog HDL高级数字设计》一段时间之后,突然明白,原来就败在模块的latency这个参数上了。
如 果设置了latency参数,则system generator将使用面积-速度互换,流水线技术等原则进行处理,虽然存在一定延时,但是电路面积减小了许多,对时序要求也大大降低了。而如果 latency参数使用默认参数0,则需要使用组合电路处理,其延时不能准确预测,无法保证整个设计的时序收敛。
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