现代电表网络跨接故障校正方法 控制中心, 处理器, 双绞线, RS-485, 电势差

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商用和住宅应用的电表严重依赖基于TIA/EIA-485标准（常称作RS-485）的长距离、差分数据传输网络。为了克服偏远总线节点之间常遇到的大接地电势差问题，在信号和电源线路方面，所有节点均与本地电表电路进行电隔离。

电表网络是一种典型的主/从系统，其主节点（放置在控制中心内）的主机处理器按序对总线上的多个从节点（位于单个终端客户的营业场所内）进行寻址。

单个网络通常由多达60个节点组成，因此如果在网络安装期间没有预防措施或者网络工作期间没有相应纠正办法的话，双绞线总线的两条导线发生意外跨接的可能性非常高。

美国和欧洲的各大电表公司主要依靠经过严格培训的网络安装人员，并利用视觉区分方法，即以不同颜色标示线缆作为防止跨接的措施。这种方法允许使用标准收发器和线缆，例如：隔离式RS-485收发器和5类线缆。

为了进一步降低接线错误的风险，最近的一些网络设计纷纷使用一种被称作训练序列的方法，它让从节点适应主节点的信号极性。在这种序列中，主节点向所有从节点广播一种独特的位模式。最初于上电期间存储在每个从处理器内的相同位模式，与主节点所发送的模式进行比较。如果模式匹配，则从节点保持其信号极性。如果不匹配，则从处理器反转接收数据和发送数据的信号极性。这种反转通常通过从处理器内的互斥或（Exclusive-OR）函数来完成，并不要求对硬件设计进行任何修改。因此，仍然维持了标准收发器的正常工作。

与这种方法形成对比的是，亚洲电表公司推动发展更为低成本的网络设计，它们利用：经验不足的网络安装人员低成本、非颜色编码线，而非双绞线具有集成信号极性校正的专用收发器

图1显示了使用TI SN65HVD888极性校正（POLCOR）收发器的典型电表网络。主节点包含一个故障保护偏置电阻器网络（RFS和RT），用于确定总线的信号极性。主节点和从节点均要求使用完整极性校正逻辑，目的是在总线闲置期间匹配总线的信号极性。这种校正逻辑由一个去抖动滤波器组成，其去抖动时间可区分相同信号极性长数据串时间和实际总线闲置时间。由于SN65HVD888的工作温度范围较宽，因此tFS（min）= 44 ms下限和tFS（max）= 78 ms上限之间的去抖动时间不同。

图1使用POLCOR收发器的典型电表总线




这就意味着，一个存在时间短至44ms的恒定总线电压可以发起极性校正。因此，连续0位的数据串必须短于44ms，以避免引起极性校正。在网络上电或者安装一个新的总线节点以后通常都会要求进行极性校正，它要求总线闲置电压的存在时间长于78ms，以确保极性校正完成。

因此，时间短于44ms的恒定总线信号被视为有效数据。那些超出78ms的信号则被视为总线闲置状态。只有小于负接收器输入阈值（VIT_）的差分电压才引起校正逻辑反转信号极性。否则，收发器维持其极性状态。图2显示了一个上电序列以后的极性校正例子。

在上电期间，接收器输出（R）未定义。一旦从节点电源（VSS）稳定以后，总线必须闲置至少tFS（max），以确保极性校正完成。由于跨接故障，主节点故障保护网络（VAB（M））的正总线电压会以负的形式出现在收发器输入端。因此，在tFS（max）结束以后，收发器的内部极性被切换，以反转接收和发送数据极性。所以，负输入电压（VAB（S））被转换为正输出电压。

tFS（min）= 44 ms的最小去抖动时间，允许传输11个0位的250-bps UART框架，并且不触发POLCOR逻辑。选择250 bps的位速率，其低于电表使用的300 bps最小位速率。图3显示了UART框架的结构以及其起始、数据、极性和停止位。


图2上电以后的极性校正时序


图3标准UART框架不会触发极性校正

使用DL/T645协议实现极性校正电表协议标准DL/T645说明了如何区分相同极性长数据串和总线闲置状态。图4表明了340078.56 W的举例功率值如何在主从节点内得到处理。


图4给原始发送数据增加33h以确保相同极性短位串

DL/T645协议要求驱动从节点的测得小数值，分成多个两位数组。每个两位数对被转换为16进制格式（使用"h"表示）。当这些16进制值到达驱动器输入端时，增加33h值。然后，通过总线到主节点的驱动器输出，发送所得到的和值。

在接收主输入端，用接收和值减去33h，得到最初的原始发送数据。另外，数据处理再把16进制值转换回小数格式。

图5显示了300bps最小速率下工作的DL/T645规范数据框架，并将其同44ms的最小去抖动时间进行比较。这里，DL/T645协议要求10个0位数据串（8个数据位加上起始位和校验位）被转换为最大两个连续1或者0位的位序列。但是，由于起始位始终为0，因此在框架一开始，会出现三个连续0位的最大情况。然而，其相加时间为10ms，太短以至于无法引起意外极性校正。根据框架开始的三个0位，添加一个位作为保护带以后，我们可以知道数据速率可安全地降低到什么程度。如果四个位分布于44ms时间窗口，则位间隔变为11ms.这带来1/11 ms ~ 91 bps的最小数据速率。因此，我们可以肯定地说，SN65HVD888收发器支持低至100 bps的DL/T645规范数据速率。


图5 DL/T645规范数据框架不会错误触发极性校正

总线负载为了确定主节点可以驱动的最大从节点数，需对两种负载状态进行评估-动态或者AC负载以及静态或者DC负载。

AC负载当主节点命令某个从节点发送数据并且该从节点对这种请求做出响应时，数据传输期间存在AC负载。在这种正常工作期间，总线上出现信号瞬态，其受到总线缆线电容、节点连接器、收发器输入和电源的影响。为了最小化容抗对信号的影响，电表网络工作在300 bps到20 kbps的低数据速率下。因此，下面内容仅考虑电阻性负载。

图6显示了主节点及其故障保护偏置网络和远程从接收器之间的一个简化数据链。由于它们的电容较大，主节点（VSM）和从节点（VSS）的电压电源可被看作是AC信号的短路。所以，对于主节点来说，两个故障保护电阻器（RFS）串联，并与端接电阻器（RT）并排放置。以类似方法连接从节点。这里，内部DC偏置电阻器（R2和R3）相互并联，并且其组合电阻与典型高阻抗R1串联。有时，外部上拉/下拉电阻器（分别为RPU和RPD）用于进一步对节点输入进行偏置。这些电阻器什么作用也没有，只会增加总线的负载，因为它们与接收器的内部电阻网络并联。


图6简化版数据链