Giga ADC 介绍及杂散分析 影响, 技术, 晶体管

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2.3.4 平均电路
前面提到，影响电路精度的主要误差是差分信号的偏置误差。降低差分电路的偏置误差可以增加晶体管的面积。但由于在折叠电路中，偏置误差不仅仅来自于差分电路，折叠电路中其它饱和支路的输出电流也增加了整个电路的偏置误差，简单的增加电路晶体管面积并不能有效的降低误差。由于各个放大电路的偏置误差是不相关的，这里采用了迭代的技术，使某一输出节点的偏置误差不仅仅取决于本身放大电路，还和相邻其它并行放大电路输出有关，偏置误差通过放大电路输出的迭代而随机化，降低了整个电路的偏置误差。
2.4 校准电路
前面提到的各种设计电路有效的提高了 ADC 的线性性能和带宽，但在 TI Giga ADC，仍然集成了校准电路，用以进一步优化 ADC 的性能。这部分校准电路包括 27 个高精度校准电压，采用轮询的方式依次输入到输入级的开关，并根据校准信号的输出结果通过 DAC 调整预放大电路的偏置电流，达到校准修正的结果。
通过 Figure5 可以看到，输入级的 MUX 开关，采保电路，输入 buffer 的偏置误差以及折叠电路的偏置误差等包括在校准环路里，通过校准不仅仅提高了放大电路的线性，而且提高了系统在interleave 模式下两路 ADC 之间的一致性，改善了系统的杂散性能。3、Giga ADC 杂散的分析
ADC 应用中，输出的杂散信号决定了 ADC 的动态范围。在传统的流水线 ADC 中，起决定作用的主要是谐波杂散，即输入信号的二次、三次或更高次谐波混叠进入第一个 Nyquist 区。除此以外， GigaADC 的 interleave 架构带来了其它杂散。如前文说提到的，为了达到更高的采样速率，每路 ADC 实际包括两个子 ADC，这两个子 ADC 工作在 interleave 模式下。在这种情况下，两路子 ADC 之间的失配将会产生新的杂散信号。总体来说，Giga ADC 的杂散主要分为三类杂散信号：1)interleave 杂散;2) 固定频点杂散; 3)和输入信号相关的杂散。3.1 Interleave 相关的杂散
Interleave 模式，如 Figure7 所示，就是相同的输入信号，输入到两个(或 N 个)采样率相同，但采样时钟相位相反(或相差 2π/N)的 ADC 中，从而达到采样率增倍的目的。但由于两路 ADC 不可能完全一致，存在一些失配，从而导致了一些输出杂散的生成。这些失配包括偏置误差、增益误差以及采样时钟的相位误差。
这里假定：
N：一路 ADC 中包含的子 ADC 个数
Fin： 输入有用信号
Fnoise： 输出的杂散信号
Fs：ADC 采样时钟3.1.1 输入偏置误差[img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\]~Z7DWFP@8Z9[0VZKYD@25Y.tmp[/img]从 Figure13 可以看出，输入偏置误差带来的杂散和输入信号的幅度和频率没有关系，从频域上看，均匀的分布在第一 Nyquist 区。由输入偏置带来的杂散固定的分布在公式一给出的各个频点。3.1.2 输入增益误差[img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\186QIE}M)0UURYF8XVI@8HO.tmp[/img][img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\3CM@GVTB[B94}ON1L(`~F2K.tmp[/img][img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\4)_G@9$K%8[(N(U8)1@R$6Q.tmp[/img][img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\PW~WGQNF]GUM[M0H_M[90LG.tmp[/img]采样时钟的相位误差和输入增益误差带来的杂散位置相同，但相位误差输出的杂散和输入频率有关，当输入频率越高，误差越大;而偏置误差和增益误差带来的杂散和输入频率无关。3.2 固定频点杂散相对于 interleave 杂散，固定频点杂散和输入信号的频点无关，主要取决与系统时钟，ADC 及子 ADC的采样时钟，数据输出的随路时钟以及系统中其他时钟源的耦合干扰。固定频点杂散因为位置固定，应用中很容易预判这些杂散，从而在系统设计中规避这些杂散存在的频点。3.2.1 采样时钟杂散如 Figure 16 所示，当四个 ADC 工作在 interleave 模式下，四个 ADC 的采样率都是 Fclk，但相位相差 90 度，这样整个 ADC 通道的实际采样率为 4*Fclk;输出的频谱中，在 Fclk 频点处有一个固定的采样时钟杂散。这个主要是时钟的泄露，采样时钟从芯片内部或板上耦合到数据的输出。[img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\KN6@Z]NLDQYS{(067%2[}DK.tmp[/img]3.2.2 数据输出的随路时钟在 Giga ADC 中，数据的输出是并行 LVDS 总线;同时这些总线可以 1:2 Demux 或者 Non-demux;在Non-demux，数据速率和采样速率是一致的;在 Demux 模式下，数据速率降低一倍，但数据总线增加一倍。同时，Giga ADC 数据输出的随路时钟可以是 DDR 或 SDR， 如下图所示。在 Demux 和 DDR 同时使能的情况下，随路时钟 DCLK 只是采样时钟的 1/4，这个时钟杂散可能出现在 Fs/4 的地方。[img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\DE[AD41{B22XW6)]0C$0`{F.tmp[/img]3.3 和输入相关的杂散前面提到，和输入相关的杂散主要是输入信号的奇偶次谐波混叠进入 ADC 的第一 Nyquist 区。这类杂散主要通过外部的抗混叠滤波器加以滤除以及信号输入端的匹配，差分两端的平衡来优化。这类杂散在传统的 ADC 中已经讨论很多，这里就不再赘述。3.4 杂散信号的优化为了达到最佳的输出杂散性能，在 Giga ADC，主要采用了校准环路，来优化输入电路的偏置误差、增益误差。如下图所示，在校准前后，ADC 的性能可以优化 10dBc 以上。[img]file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\TempPic\1G4MPJI1B`CG9}41UE[9AST.tmp[/img]同时，当 Giga ADC 工作在 DES mode，两路采样时钟间的 skew对于 Fs/2- fin 的杂散非常重要;芯片提供了两路采样时钟的 skew调整功能，可以通过寄存器的配置来降低 Fs/2 – fin 的杂散，如下图所示。除此之外，ADC 的外部输入电路设计也需要尽量优化，确保两路差分电路的平衡一致，阻抗的匹配。Giga ADC 提供了 DESI，DESQ，DESIQ，DESCLKIQ 等几种 DES 模式下输入结构;综合输入平坦度，插入损耗和最终的 ADC 性能测试结果，DESIQ 模式的性能最佳，并且推荐采用多层 Balun 和以下的输入电路。
4、结论本文主要介绍了 TI Giga ADC 采用的架构，通过这一先进的架构，TI 实现了业界最高采样率的12bit/10bit ADC,并被广泛使用到了卫星、雷达、微波等通信领域。同时本文也分析介绍了 Giga ADC 中的输出杂散的形成原因，以及相应的优化措施。