VIVADO 设计套件的 ULTRAFAST 设计方法指南 规划设计, 依赖性, 开发, 资源

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要熟悉 UltraFast 设计方法，可从阅读《Vivado设计套件的UltraFast设计方法指南》开始。该指南分为 6 章，前两章介绍本指南内容和设计流程建议，第三章到第六章深入分析 UltraFast 设计方法的最佳实践。

第三章分析开发板和器件规划，对 PCB 布局、时钟资源规划与分配、I/O 规划设计流程、FPGA 功耗因素和系统依赖性给出了明智的建议。为了避免开发板改版，该设计方法概括介绍如何利用赛灵思功耗估计器 (XPE)探索并找到满足功耗预算分配要求的架构。

这一章还强调了用良好的 I/O 规划启动设计的重要性，给出了配合开发板规划进行 I/O 规划的建议，至少二者应当进行适当的协调。如果 I/O规划和开发板规划二者不协调，就会在流程后期出现系统级的时序和配电问题。本章还讨论了各种用电模式，对功率和散热分析给出建议，并介绍了有关 PCB 的制冷考虑事项。此外，该章还给出了设计项目中实现赛灵思All Programmable 3D IC 时的相关 I/O建议，因为连接多芯片器件的插入器有着独特的要求。

第四章《设计创建》首先介绍了创建可靠的设计层次以及选择合适的IP 等方面的策略和技巧，接下来的几个部分介绍了实用的 RTL 编码指南。本章内容还涉及控制信号集合(control signals and sets)、 RAM和ROM推断、形成正确的 DSP 和算术推断的代码、移位寄存器和延迟线编码，以及所有推断的寄存器、SRL 和存储器的初始化。本章还包括“参数、属性与约束“，“时钟”以及“实例化、推断两种方法的选择”等内容。

Roane指出：“编写HDL的方式对综合如何推断逻辑有很大影响。良好的编码风格使得设计使用架构中的固有资源，进而提高工作频率。为帮助客户充分利用这些资源，加速整体设计进程，我们提供了模板，指导这些组件推理，特别是RAM、移位寄存器和DSP资源的使用。这些模板内置于Vivado Design Suite 2013.3 版本中。”本章还分三节着重介绍了提高可靠性、性能和功耗优化的有关编码技术。每节都给出了约束建议，以充分发挥 Vivado 设计套件统一数据模型的优势。

“实现高可靠性的编码风格”这一节给出了时钟域交叉（同步和异步）、未约束的复位和避免组合逻辑环路的建议。“提高性能的编码风格”这一节给出了有关关键路径上的高扇出和寄存器复制的建议，以及设计中实现流水线应注意的事项。“优化功耗的编码风格”这一节介绍了您在设计中可能用到的多种不同节省功耗技术，囊括了经过检验且可靠的数据路径和门控时钟等方法，以及最大化门控元素、限制控制信号等一些微妙的建议。第五章重点介绍了从综合到布线整个实现流程。本章首先概括介绍了实现、综合属性和自下而上设计流程的优势。如前所述，本章深入介绍了时序分析，并给出了时序收敛的基线法理念。此外，时序收敛这一节还给出了面对各种时序问题应该做什么、不应该做什么的很好建议。本章还讨论了时序对功耗的可能影响。

本指南的最后一章也就是第六章介绍了配置和调试问题。这一章的前半部分一步步引导读者了解生成比特流和配置赛灵思 All Programmable 器件中的最佳方法。后半部分主要介绍了设计流程中多个阶段调试设计的最佳实践。这部分探讨了如何实现 HDL实例化调试探测点流程，以及如何在网表中插入调试探测点流程。本章还讨论了设计载入目标器件之后的设计调试策略。

本指南的附录部分给出了更多丰富资源，或许最重要的资源就是UltraFast 设计方法检查清单，列出了设计团队在设计周期中每个阶段应考虑的事项，从最初的设计规划到最后的硬件调试。Roane 指出：“它给出了长长的问题清单，重点指出可能对下游工序造成影响的设计决策典型方面。” 检查清单不仅可可让读者链接至指南中的有关方面介绍，还给出外部链接，介绍特定的设计问题。赛灵思的这个检查清单还提供可下载的电子数据表。


对ULTRAFAST设计方法的支持

除了将所有最佳实践编译到极其有用的《Vivado设计套件的UltraFast设计方法指南》之外，赛灵思还在 Vivado Design Suite 2013.3 版本中融合了有关 UltraFast 设计方法的众多建议。Vivado Design Suite2013.3 版本目前支持 UltraFast 设计方法和时序 DRC规则，能更好地指导用户一步步完成设计工作，而且提供了非常方便的硬件描述语言 (HDL) 和约束模板，支持自动建构校正。

此外，赛灵思的全球培训人员和联盟成员生态系统也都正在积极支持UltraFast设计方法的使用。举例来说，Blue Pearl Software公司将赛灵思 UltraFast 设计规则添加到其 Analyze RTL linting 工具中。Roane 指 出：“Blue Pearl 实现了UltraFast 设计方法中有关RTL 指南的自动化。除了执行语言 linting 之外，它还强制采用特定的编码风格，确保赛灵思器件的最佳结果质量，包括使用适当复位类型、RAM 或 MAC 编码方式能最佳推理出赛灵思器件的内置固有模块等。”

除了第三方 EDA 支持之外，赛灵思还积极测试其 IP 核，确保其符合UltraFast 方法和 DRC 要求，并积极鼓励所有联盟成员 IP 厂商同样确保符合指南要求。最后同样重要的是，赛灵思公司正在推出赛灵思及其全球合作伙伴共同提供的一系列培训课程，发布全新的UltraFast设计方法QuickTake视频。此外，所有赛灵思最新视频均融合了UltraFast指南内容。