xilinx 8用原理图输入时出现的问题 xilinx, 原理, 输入

hijacky1982

我在用原理图为顶层文件输入时发现一个问题，不知道是不是bug，想咨询下各位。
  我添加logic，以及clock-div符号文件上去，并给他们添加网络，做i/o标记，最后分配引脚的时候，在引脚编辑窗口中能看得到logic和clock-div符号文件的输入输出引脚。
  但是，当我在原理图中在添加一个d触发器的符号文件，并给他的输入输出及时钟端定义好后，此时再看分配引脚的程序窗口，之前logic和clock-div符号文件的输入输出引脚全没拉，只剩d触发器的引脚了。
  整个过程就好象只要加了d触发器，其他符号文件的输入输出引脚就定义不了，只能定义d触发器的引脚。
  不知道各位有没有遇到这种情况？