选择你的PLL锁定时间测量 测量, 高频

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关键字：PLL   时钟   测量  
时钟速度的提高和更严格的信号时序增加了对精准的高频模块的需求。PLL（锁相环）基于输入信号生成高频输出信号，是一种备受欢迎的用于产生高频信号的电路。当PLL参考时钟和PLL反馈时钟的频率和相位相匹配时，PLL则被称为是锁定状态。达到锁定状态所需的时间称为锁定时间，这是PLL设计最关键的参数之一。因此，需要非常精确地加以测量。
图1 显示了PLL及其组件的简化框图。



图1 在锁相环中，VCO信号被划分并发回与参考信号进行比较。


PLL锁定时间是通电后，PLL需要与相匹配（PLL参考时钟和PLL反馈时钟之间）产生目标频率的时间。图2显示在反馈时钟和参考时钟的频率相同时，锁定信号为高。



图2 反馈时钟和参考时钟的频率相同时，PLL锁定信号为高


PLL的设计通常采用一种方式，让锁定时间尽可能短，同时仍然提供尽可能高的稳定性。取决于参考频率的范围，实现锁定状态所花费的时间有所不同，如图3。



图3 锁定时间行为与参考频率关系是线性正比的。