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“安富利杯”89美金FPGA开发板免费试用风暴参赛
很幸运自己成为S6_LX9 开发板的试用者，刚拿到LX9开发板，首先就被它精巧的外观及紧凑的布局结构所吸引。其内置的USB配置电路及外接JTAG配置电路更增加了其应用的灵活性。LX9开发板上XC6SLX9CS324 FPGA是低功耗、低成本的FPGA的代表，并且内部集成了6输入的查找表及大量的块RAM资源，在MicroBlaze嵌入式系统的设计中具有很大的优势。
作为电力电子与电力传动领域的专业人员，深知控制器的处理能力及灵活性对整个传动系统有着至关重要的作用。要实现电力传动系统中复杂的控制理论（如矢量控制）需要高性能的处理器，同时为了检测电机转速必须要有高速的硬件电路，由于DSP已经被大部分工程师熟练掌握，通常采取的方案是DSP+CPLD/FPGA的控制结构，由DSP实现复杂的控制算法，而CPLD实现外围键盘扫描、LCD显示等逻辑控制。随着基于MicroBlaze嵌入式技术的不断发展，对以往的DSP+CPLD的控制结构带来了挑战，但MicroBlaze缺少相应电力传动系统专用外设，又制约了它在电力传动领域的应用，所以开发相应的电力传动专用IP核成为一个重要课题。
XPS为用户提供了大量的IP核，在构建MicroBlaze控制器硬件结构的时候可以方便使用这些外设，从而节省了大量的时间。但仅仅使用XPS提供的IP核远远不能满足各种情况下的实际应用，于是XPS为用户提供了一个开发Customer IP的平台，使用户可以根据需要开发相应的IP核。PWM波形发生器是电力传动领域不可缺少的单元，本人就开发了一个PWM IP核，并在LX9实验板上进行了实验。每一个用户IP核都由用户任务逻辑和总线接口逻辑两部分组成，如图1所示。
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图1用户IP核连接示意图
1)用户任务逻辑的设计与仿真验证
熟悉PWM生成原理的工程师都知道PWM波形发生器主要由一个三角载波和一个比较单元组成。三角载波在FPGA内部可以通过一个增减计数器完成，比较单元则更容易实现。采用VerilogHDL语言对以上增减计数器和比较器进行实现，并进行仿真验证PWM波形发生器的功能。由于本设计没有复杂的时钟走线以及对时序要求很高的场合，这里采用功能仿真对PWM波形发生器的功能进行简单验证，采用Modelsim仿真软件对其进行仿真验证，结果如图2所示。
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图2 用户接口逻辑验证结果
2)总线接口逻辑
任何一个挂接在PLB总线上的模块都必须符合PLB总线规范，即包括特定类型的信号。在总线IP核的构建过程中，设计完IP核的任务逻辑，要想合成一个完整的IP核模块，还必须选择总线的接口模式，从而可以使处理器通过总线对IP核进行读写操作，构成一个完整的SOPC系统。IPIF(IP Interface)是EDK提供的标准IP接口，允许用户在系统总线上构建用户的IP核，EDK根据用户选择的系统总线机制来实现相应的总线接口逻辑。本次设计的PWM波形发生器IP核，其主要目的是接收MicroBlaze通过PLB总线发送来的调制波信号，如调制波波形、周期等。只有简单的单相数据流，故选用“User Logic S/W Register Support”这种总线机制，其他更多的关于PLB总线接口机制可以参考有关书籍。
完成了上述两个环节，一个完整的用户IP核就已经构建完成了，通过构建MicroBlaze处理器结构时，将这个IP核例化后，并连接到PLB总线上就可完成相应的功能。至此，整个SOPC系统的硬件就完全搭建好了，此时可以对所设计的硬件系统进行综合，并生成相应的硬件网表和硬件比特流文件。如果将硬件比特流文件下载到FPGA芯片的内部，此时FPGA就是一款专用的处理器芯片，这块芯片内部包含有MicroBlaze处理器、程序存储空间以及定制的外设PWM。在系统软件编写的过程中，不会再占用任何硬件资源，软件生成的可执行代码将放在程序存储空间内。
最后通过SDK软件，在MicroBlaze内部实现一个周期为50Hz的正弦波，然后发送到PWM波形发生器IP核内，就可以完成SPWM波形生成功能。将SPWM端口分配到LX9开发板上J5插针的1号管脚上，并采用阻容低通滤波器对PWM波进行滤波，从而提取相应的基波。整个实验系统实物如图3所示，实验结果如图4所示。
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图3 实验实物图
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图4 实验结果
通过图4可以看出，PWM波形经过低通滤波器后的基波为50Hz的正弦波，验证了整个系统的正确性。 |
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