目前，数字设计正在发生翻天覆地的发展和变化，亟需采用创新的方法来进行设计、仿真、测量和调试。一方面的变化是更多地采用串行总线，另一方面的变化是使用系统级芯片(SoC)集成电路或具有SoC功能的先进FPGA。虽然数字设计面临着这些变化，不过传统的并行总线仍然有很大的用武之地，设计人员需要对这些总线进行测量。本文将讨论并行总线测量的基础知识，包括功能与计时验证和调试，以及如何跟踪系统崩溃情况并探究其根本原因。
逻辑分析仪中的同步和异步捕获比较
在讨论具体的测量实例之前，我们首先来探讨一下同步和异步捕获的差别，以及各自的优点和局限性。
同步(状态模式)捕获是指当出现一个相关的有效时钟信号时，例如在系统时钟线路上出现上升沿，逻辑分析仪中的测量系统会确定数字并行总线或控制线路的逻辑值。此类测量最主要的目的是确定系统的基本功能是否正常。
相比之下，异步(计时模式)捕获是指测量系统采用与被测系统“异步”的方式对总线或单独数字线路的值进行采样。测量时钟信号由逻辑分析仪而非目标系统生成。采样速度一般比目标系统的时钟速率快，理想情况下，采样速率是系统时钟速率的4倍~10倍，这使您可以查看相关信号的“计时”特征。
通过同步捕获进行功能验证
当数字设计的物理原型启动后，许多设计人员首先想要做的便是通过各种同步状态模式测量，确定系统内部的功能是否正常。如果发现异常，他们将会使用异步计时模式测量来查看是否可以找出问题所在。
假设有一个简单的8位计数器电路，在这个特殊的实例中，设计将会生成计数器数据，这些数据会在时钟上升沿之前变得有效和稳定。
通过同步捕获初步了解计数器电路
通过将逻辑分析仪的8条数据输入线路连接到电路的8条数据比特输出线路，可对计数器是否正常工作进行初步的测试。
将逻辑分析仪置于“State(状态)”或同步捕获模式，并将计时设置为在时钟信号的上升沿捕获数据。通过“Waveform(波形)”窗口可以非常轻松地设置简单的触发。如图1所示，可以在总线名称“Counter(计数器)”旁边输入十六进制值E7，定义简单的触发事件。
当按下“Run(运行)”后，Waveform视图中会显示一个十六进制值序列。如图1所示，它们看上去进行了适当的计数，要想快速获得此数据的更完整视图，可以采用另一种方法“ChartMode(图表模式)”。图2为图表模式视图，但是看到的不是预期的纯净斜波。
通过更接近的观察您可以看到，计数器的最低有效位从十六进制值F跳变到0时会出现间断点。例如，计数器从十六进制值DF跳变到E0、从EF跳变到F0以及从FF跳变到00时都会出现问题。
通过异步捕获进行计时验证
通过异步捕获进行计时验证，可对数字设计进行更深入的分析。通过这个步骤，可以辨别系统中存在的问题是功能问题、计时问题还是两者同时存在。
在此模式中，对时钟信号和数据信号进行采样和查看至关重要。另一个标签定义为“Clock(时钟)”，选择适当的逻辑分析仪时钟输入线路(该线路已经实际连接到计数器电路时钟信号输出端)。最简单的触发设置是在Waveform窗口中，将“FF”值输入到Counter总线旁边简单的触发菜单中。
使用这种触发进行的异步捕获如图3所示。触发事件在迹线的左侧，可以看到数值跳变到十六进制的“00”。在此模式中，您可以看到被测件每条线路上的信号计时，其详细程度达到逻辑分析仪采样电路分辨率的水平。假设数据在时钟线路的上升沿之前变得稳定和有效。更进一步查看时钟上升沿附近的计数器比特值，您必须选中复选框查看是否满足了时钟和数据之间的基本设置和保持要求。
查看时钟上升点(计数器总线应已经从FF跳变到00)处的迹线，您可以看到非常明显的问题。在该点上，数据总线还没有稳定在00值上。事实上，它显然是在时钟下降沿附近变得稳定。设计计时中出现了错误。将游标分别放置在时钟下降沿(M1)、稳定总线值00(M2)起始端和稳定总线值00(M3)终止端上。简单的计时测量显示了设置时间(M1-M2)和保持时间(M3-M1)相对于时钟下降沿的数值。
可提供帮助的触发
查找设计中存在的问题绝非易事。设置适当类型的触发是探查设计流程问题根源的关键。一种最重要的触发类型是“超时触发”。逻辑分析仪可监测重复性的、预期会出现的目标系统行为，如果该行为在某个预定时间范围内没有出现，则逻辑分析仪进行触发。当目标系统的数据总线锁定或“暂停”在固定数据值，而时钟继续运行时，超时触发非常有帮助。
总结
虽然数字系统体系结构正在发生革命性的变化，包括过渡到面向串行总线协议的总线结构，但是目前的许多设计仍在采用基本的并行总线体系结构。通常，设计人员必须对这些总线进行分析，以便进行设计验证或查找设计缺陷。如果知道如何使用同步和异步捕获模式以及智能触发，可以显著加快设计从调试到上市的过程。 |
