ARM处理器的CAN-Ethernet通信模块实现（2） 处理器, 收发器, 信号线, 通信

yuyang911220

GAL 芯片选用GAL16V8D-15LP ,它的传播延迟时间为15ns ,反馈延迟时间为7ns ,适于较高速度的工作。除了产生总线收发器芯片的控制信号外,同一片GAL 还用来产生SJA1000 需要的控制信号。根据处理器S3C44B0x 的输出信号, 包括为SJA1000分配的地址组选通信号nGCS3和RTL8019分配的地址组选通信号nGCS4、读写信号线nOE和nWE,可以产生总线收发器LCX245所需要的DIR和OE信号,各信号如图3 所示。

图3 　LCX245 控制信号的产生

　　nGCSx 是处理器的地址组选通信号,S3C44B0x 将外部地址空间从地址0 开始,每32M划分为一个组(Bank ) ,外部寻址时地址线A0 ～ A24 输出组内地址,该地址所在的组的组选通信号同时有效。图中虚线代表写操作时的DIR 信号,实线为读操作的信号。从图中可以得到使用ABEL 语言描写的的信号生成逻辑式为: 　
　
　　OE = (nOE &nWE) # (nGCS3 &nGCS4 &nGCS5) ;
　　DIR = nOE # (nGCS3 &nGCS4 &nGCS5) ; 　
　
　　但是为了使系统更加稳定地工作,应保证OE 信号有效时DIR 信号不发生变化,也就是说进行读操作时图中OE 低电平脉冲的前沿应晚于DIR ,后沿应早于DIR ,这样将出现反馈逻辑,可以使用类似于同步时序电路的设计方法设计。图4 是OE 信号和DIR 信号的次态卡诺图,次态符合上述要求,并且在输入一定的状态下,OE 信号和DIR 信号总是每次改变一个,逐次进入最后的稳态状态(粗体字表示) 。图中“×”表示不会出现的输入状态。

图4 　OE 和DIR 次态 卡诺图

　　根据卡诺图重新写出的次态逻辑产生式,消除单独输入(包括OE 和DIR 的当前状态) 变化可能引起的竞争- 冒险现象后为:

　　OEn = (nOE &nWE) # (nOE & ! DIR) # (nWE &DIR) # (nGCS3 &nGCS4 &nGCS5) ; ///

　　DIRn = ( ! OE &DIR) # (nOE &DIR) # (nOE &OE) # (nGCS3 & nGCS4 &nGCS5) ;

　　编译GAL 逻辑时应严格按照逻辑式生成与或逻辑。

　　2. 2 　CAN 总线通信控制芯片SJA1000 的读写

　　CAN总线通信控制芯片SJA1000 没有提供单独的地址线,而使用可以与Intel 和Motorola系列微控制器兼容的分时复用地址/ 数据线。在一个读写周期内,微控制器首先输出操作地址并使地址锁存信号ALE 有效,SJA1000 在ALE 信号的下降沿将操作地址锁在片内;之后微处理器发出读写信号进行数据传输。但S3C44B0x 的数据线和地址线是分离的,对SJA1000 的读写操作需要模拟微控制器,先在数据线上写一个操作地址,并模拟产生一个ALE 信号锁存这个地址,之后进行正常的读写操作。系统使用地址线ADDR0 区分地址传输和数据传输:写奇地址时,不选通SJA1000 芯片,但给出一个有效的模拟ALE 信号;读写偶地址时,选通SJA1000 读写数据。另外,系统同时有两路CAN 总线接口,读写操作根据地址线ADDR1 区分两个SJA1000 芯片,两个片选信号和ALE 信号都要通过GAL 芯片产生,各信号如图5所示。

图5 　SJA1000 控制信号的产生

　　图中虚线是向SJA1000 传输和锁存地址的过程,实线是读写操作的过程。用ABEL 语言书写的各信号产生逻辑式为:

　　CAN-CS = nGCS4 # ADDR0 ;

　　ALE = ! nWE &ADDR0 & ! nGCS4 ;

　　对SJA1000 的操作地址如下:地址锁存向0x08000001端口写地址;数据读写通过地址0x08000000。