低速采集数据传输过程
在图5给出了低速采集时传输周期时序仿真时序图,在低速采集时,写时钟频率小于读时钟,每次触发长度为FIFO长度的一半。采集结束即剩余数据传输的长度不到FIFO的一半。根据prog_full的设置,在prog_full有效,同时采集门控信号有效时启动触发请求,由于prog_full为写时钟域信号,必须要经过rd_clk同步,源代码如下:
process(rd_clk,acq_start_rst)
begin
if acq_start_rst=’1’then
prog_full_dly<=’0’;
prog_full_dly1<=’0’;
elsif rd_clk’event and rd_clk=’1’
then
if acq_gate= ’1’ then
prog_full_dly<=prog_full;
prog_full_dly1<=prog_
full_dly;
else
prog_full_dly<=’0’;
prog_full_dly1<=’0’;
end if;
end if;
end process;
当FIFO半满时触发读请求有效,acq_frame_l为低电平,启动采集数据传输请求,地址和数据同时有效,sdram控制器给出应答信号acq_trdy_l,长度由FIFO读写控制电路决定,触发一次的长度为32,即FIFO半满的长度,传输完毕,给出传输结束标志信号acq_blast,一次传输周期结束。采集门控信号结束后,FIFO剩余数据长度不足32,这时候启动门控结束传递进程,触发结束标志由almost_empty决定,当alomost_empty有效时,停止触发。