经过仿真测试得到的功能波形图如图4-130所示，正确地实现了乘法功能。 
图4-130 乘法器IP core的仿真波形
3． 硬核乘加器IP Core的使用
硬核乘加器在乘法器后面级联了一个可控加法器，都可工作在芯片的最高工作频率。下面给出一个应用实例。
例4-10 使用硬核乘加器完成两路输入数据的相乘，并将每8个乘积结果累加后送出。其中输入数据为16比特，工作频率为50MHz。
1）在工程中添加硬核乘加器的IP Core文件，位于“FPGA Features and Design” “XtremeDSP Slice” “Multiply Accumulator v9.1i”。
2）配置IP Core参数。输入数据位宽设为16比特，且输入输出不与其余的DSP Slice级联，输出位宽设置为19比特，如图4-131所示，点击“Next”进入下一页；无进位选项，且只选择加法输入，OPMODE 模式设置为“Normal accumulator mode”，如图4-132所示，点击“Next”进入下一页；A、B流水线都设为1，其余设置如图4-133所示，点击“Next”进入下一页；最后一页为乘加器的配置参数列表，如图4-134所示，点击“Finish”按键，即可完成全部配置。 
图4-131 乘法器IP core的配置界面（1） 图4-132 乘法器IP core的配置界面（2）
图4-133 乘法器IP core的配置界面（3） 图4-134 乘法器IP core的配置界面（4）
3）在过程窗口中点击“View HDL Instantiation Template”命令，可查阅其代码例化模版，如下所列：
muladder instance_name ( .A_IN(A_IN),
.B_IN(B_IN),
.CE_IN(CE_IN),
.CLK_IN(CLK_IN),
.LOAD_IN(LOAD_IN),
.RST_IN(RST_IN),
.P_OUT(P_OUT)
);
| 
