2 系统软件设计
FPGA的基本控制时序图如图3所示。FS位为数据帧格式调节，其为高时为SPI模式，置低时为DSP模式，此设计用于SPI，将FS置高。CS下降沿触发ADS7890发送数据，在SCLK上升沿发送一位数据，14个脉冲对应AD转换的14位结果，之后用1、2个SCLK周期作为延时，以保证AD结果正确性。设置一位BUSY作为忙标志，置高后不接受数据。设置一复位位RESRT。SDO为数据传输位。
编程设计采用VHDL语言。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。一个完整的VHDL语言程序通常含有5个部分：实体(Entity)、结构体(ArcbAtecture)、配置(Configuration)、程序包(Package)和库(Library)。
源程序中的结构体定义如下。注意ADS7890的输入对应的是EP2C35F672C6的输出。
 |
