4、内部存储器 CYCLONEⅡ系列FPGA的内部存储器是以M4K存储器块的形式存在的，每一个存储器块的大小为4608bit。M4K块包括输入/输出寄存器，作用相信大家都知道。还拥有本地互联通路，作用前面讲过了哦。
好的。直接来看端口吧，从端口看作用，了解怎样去控制。
clock——输入——时钟信号
clock_en——输入——时钟使能信号
aclr——输入——异步复位信号
renwe——输入——读写使能信号
byteena——输入——字节使能信号
addressstall——输入——地址锁存信号
address——输入——地址
datain——输入——数据输入
dataout——输出——数据输出
看了这些端口以及端口说明，相信作用就不言而喻了吧，换而言之，当我们想使用内部存储模块的时候，控制好这些端口的数据流就能够使用好这部分的资源了，当然存储器的使用离不开时序的控制，如果没有得到自己想要的结果，极有可能是时序控制部分出了问题。
CYCLONEⅡ系列FPGA中的M4K存储器可以被配置成以下模式：
单口模式：存储器不能同时进行读写操作。
简单双口模式：支持同时对存储器进行读写操作，读端口和写端口可以位宽不同，如果对同一地址进行读写，则输出端数据为改地址更新前的数据。
完全双口模式：两个端口可以任意组合，同时为写端口，同时为读端口，或者一个为写端口一个为读端口。存储器位宽不能为32或36。潜在威胁，如果两端口同时向一个地址写入数据的时候，会导致该地址中的数据出现不可预知的状况。
移位寄存器模式：节约用逻辑单元中构建寄存器而消耗。利用时钟下降沿写入数据，时钟上升沿读出数据，配置好该模式后是自动完成的哦。
只读存储器模式：存储器的内容通过存储器初始化文件（.mif）指定。
FIFO模式：用于数据的缓冲、多路数据的对齐、变换时钟域等。
5、乘法器
在数字信号处理运算中，主要包括滤波、快速傅里叶变换、离散余弦变换等。在写运算常常会涉及到大量的乘法运算，所以在FPGA中设计了嵌入的乘法器，专门用也这方面的信号处理。如果使用逻辑单元来搭建乘法器，会消耗不少逻辑单元并且会抑制运算速度的提高。
嵌入的乘法器包含有可选的输入/输出寄存器。寄存器的使用会提高电路性能但是会产生延时。乘法模块还包括两个控制信号，signa和signb来控制乘数A和乘数B是否有符号。另外一个乘法器还可以拆开成两个并行的乘法器，例如EP2C5有1个18bit*18bit的乘法器，可以作为两个9bit*9bit的乘法器使用，但是需要注意的是，符号控制信号就一对，所以要求两个乘法器在相同位置的数据输入必须同时为符号数或者无符号数。
6、输入/输出引脚
在学习这一节之前我一直很迷惑，为什么FPGA会分成多个bank,每一个bank之间好像是独立的又好像有联系。看书之后才明白每一组bank都有单独的供电电源，所以我们在使用的时候可以根据要求，为不同的组提供不同的电压，从而实现在不同输入/输出组内使用不同的输入/输出标准。
在输入/输出引脚和FPGA内部逻辑单元之间存在输入/输出单元（IOE），每隔输入输出单元包含1个输出缓冲和3个寄存器。3个寄存器分别用于锁存输入数据、输出数据、和输出数据使能信号。
由于FPGA常常会用于做信号的匹配，所以涉及到输入/输出单元的知识点也不少，在此也就简单罗列一下。
一个输入/输出组可以同时支持单端标准个差分标准，只要器需要的VCCIO相同。
若干个输入/输出单元构成一个输入/输出模块位于芯片的外围。输入/输出模块可以提供两组输出信号，io_datain0和io_datain1。输入/输出模块的输入信号由两部分构成：一部分有行引脚时钟或列引脚时钟提供，另一部分由逻辑阵列提供。
一个输入/输出单元有8个输入信号，这些信号从逻辑阵列以及行引脚时钟传送来的信号中产生。输入/输出单元中的3个寄存器被分为两组，数据输入寄存器为一组，数据输出寄存器和输出使能寄存器为另一组，亮泽有各自的时钟和时钟使能信号。
输入/输出单元中的输出缓冲支持调节引脚的驱动电流。可设置输出缓冲的电压转换速度。输出缓冲可设置为开漏输出模式。输入输出单元包含总线保持电路。包含一个可选的上拉电阻。
CYCLONEⅡ系列FPGA还有片内终端串接电阻，可以用来匹配传输线的特性阻抗。终端电阻的使用可以防止传输线上的信号反射，保持信号的完整性。在使用片内的终端串接电阻的时候，不能设置输入输出引脚的驱动电流。
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