Spartan6系列之芯片时钟资源深入详解（3） 寄存器, 资源

yuyang911220

1.2.  IO时钟结构     
    1‑5IO时钟结构
    　　所有的SelectIOn的逻辑资源（输入寄存器、输出寄存器、IDDR2、ODDR2、ISERDES2、OSERDES2）必须被来自BUFIO2的时钟驱动；每个BUFIO2时钟域有4个高速I时钟，由4个专用BUFIO2 缓冲驱动；Spartan6 FPGA有4个BUFIO2时钟域共32BUFIO2.
     
    1‑6BUFIO2时钟域
   
   
    2.   时钟输入    　　时钟输入引脚接受外部时钟信号并且直接将其连接至BUFGMUX或者BUFIO2原语。当然，时钟引脚也可以用作普通IO。BUFIO2除了能将时钟输入到IO时钟网络，BUFIO2也提供了专用的接往PLL/DCM或BUFG的时钟路线
     
    2‑1经BUFIO2布线的专用时钟输入
    　　对Spartan-6 FPGA而言，专用的时钟输入引脚位于芯片边沿的中心位置，下图例举了4Bank的Spartan-6 FPGA的时钟引脚布局。
     
    2‑2四Bank Spartan-6 FPGA 时钟引脚布局
   
   
   
    3.   时钟管理技术    　　Spartan-6 FPGA的CMT（时钟管理单元）提供了非常灵活、高性能的时钟；Spartan-6 FPGA的CMT模块位于竖直的全局时钟树的中间列位置，每个CMT包含2个DCM、1个PLL。
   
    3‑1Spartan-6 FPGA CMT位置图
     
    3‑2CMT结构框图
    3.1.  DCM的功能    　　DCM：Digital Clock Management，数字时钟管理单元的英文缩写。DCM拥有先进的时钟能力可将时钟直接导入全局时钟分布网络，DCM可以解决各种各样的时钟问题，尤其是在高性能、高频率领域。
   

• 消除了时钟抖动，提升了整个系统的性能
• 调节一个时钟信号的相位
• 对输入时钟进行倍频或分频，也能够通过动态或静态的提供乘除因子产生新的时钟频率。
• 使时钟信号更健康，占空比稳定在50%
• 镜像、转发、重缓冲一个时钟信号，对输入时钟信号进行去抖斜或转换成差分IO电平。
• 时钟输入抖动过滤
• 扩频时钟产生
• 振荡器工作模式

     
    3‑3DCM结构框图
    3.2.  PLL的功能    　　PLL：Phase-Locked Loop，锁相环的英文缩写。Spartan-6 FPGA器件包含6个CMT Tile。PLL的主要目的是作为外部时钟或内部时钟的抖动过滤器或频率合成器。
     
    3‑4PLL结构框图